JPH10189618A - 電界効果トランジスタおよびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 従来のオフセット２段リセス型ＦＥＴでは、
ソース寄生抵抗の低減が困難であった。従来のオフセッ
ト２段リセス型ＦＥＴの製法では、写真製版工程を２回
行う必要がある等その製造工程が複雑でかつ長かった。 【解決手段】 本発明のＦＥＴは、オフセットリセス型
のＦＥＴにおいて、ソース電極３側のリセス端が、ソー
ス電極端と一致した，または該ソース電極端の内側に入
り込んだ構造とした。本発明のＦＥＴの製造方法は、活
性層２上にソース・ドレイン電極３，４を形成し、その
全面にスペーサ膜を形成した後、ソース電極３側よりの
活性層２にエッチング溝を設け、次いで、ソース電極端
が露出するまでスペーサ膜を選択的エッチングし、再度
活性層２をエッチングしてオフセット２段リセスを形成
した後、ゲート電極７を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、多段の凹部から
なるリセス内にゲート電極を備えた電界効果トランジス
タ（ＦＥＴ）およびその製造方法に関するものであり、
特に、多段リセス構造の改良に係る電界効果トランジス
タおよびその製造方法に関するものである。

【０００２】

【従来の技術】電界効果トランジスタは、ソース電極、
ドレイン電極、ゲート電極の３つの電極を持つ増幅素子
であり、中間にあるゲート電極に加える電圧の大きさに
よってソース・ドレイン電極間に流れる信号電流の流路
を広くしたり狭くしたりする電界効果を利用したもので
ある。この電界効果トランジスタは、普通のトランジス
タと比べて信号電流を制御する中間のゲート電極には電
流を流さずに電界の効果だけを利用するのがその特徴で
ある。

【０００３】ところで、高周波用の電界効果トランジス
タ、とりわけＧａＡｓを用いたショットキーバリア型電
界効果トランジスタ（ＧａＡｓＭＥＳＦＥＴ）は、Ｓｉ
バイポーラトランジスタの特性限界を打破するマイクロ
波トランジスタとしてすでに実用化され、多くの実績を
あげている。このようなマイクロ波領域において高利
得、高効率で、かつ高信頼度のＧａＡｓＭＥＳＦＥＴを
得るには、ソース抵抗を低減し、かつドレイン耐圧を高
くすることが重要である。このような要求に応えるべ
く、高出力用のＧａＡｓＭＥＳＦＥＴとしては、通常、
ゲート電極部の活性層を多段リセス構造とすることによ
り、ソース寄生抵抗を低減し、かつドレイン耐圧を高く
するという目的が達成されている。

【０００４】図７は、従来の２段リセス型電界効果トラ
ンジスタの第１の例を示した断面図である。図におい
て、１は、ＧａＡｓ等の半絶縁性基板、２は、ｎ型Ｇａ
Ａｓ等の活性層、３は、ＡｕＧｅ合金等のソース電極、
４は、ＡｕＧｅ合金等のドレイン電極、７は、Ａｌ等の
ゲート電極、８は、底部に幅の狭い凹部を有する２段リ
セスである。

【０００５】この第１の例の電界効果トランジスタは、
半絶縁性基板１上の活性層２に設けた２段の凹部からな
る２段リセス８と、この２段リセス８内に形成されたゲ
ート電極７と、このゲート電極７の両側の活性層２上に
形成されたソース電極３およびドレイン電極４とを備え
たものである。上記２段リセス８において、上記ソース
電極３側のリセス８の端部からゲート電極７の端部まで
の長さＷｓと、上記ドレイン電極４側のリセス８の端部
からゲート電極７の端部までの長さＷｄとは等しく形成
されている（Ｗｄ＝Ｗｓ）。

【０００６】上記第１の例の電界効果トランジスタによ
れば、２段リセス８において、ゲート電極７，ドレイン
電極４間の活性層２は、２段になって薄く形成されてい
るため、この部分の活性層２のチャージ量（活性層中の
不純物濃度と該活性層の厚みの積の積分値）が低減さ
れ、その結果、ドレイン耐圧を向上することができると
いうものである。

【０００７】上記電界効果トランジスタは、以下のよう
にして製造する。まず、半絶縁性基板１上の活性層２上
にソース電極３およびドレイン電極４を形成した後、そ
の全面に絶縁膜等のスペーサ膜を形成する。そして、そ
の上に、ゲート電極形成用レジストパターンを形成し、
このゲート電極形成用レジストパターンをマスクとして
スペーサ膜をエッチングして開口部を設け、次いで、こ
のスペーサ膜をマスクとして活性層２をエッチングして
活性層２の一部にエッチング溝を形成する。次に、上記
スペーサ膜を選択的にエッチングしてスペーサ膜の開口
部を広げ、そして、このスペーサ膜をマスクとして上記
エッチング溝を設けた活性層２をさらにエッチングする
と２段リセス８が形成される。その後、上記ゲート電極
形成用レジストパターンをマスクとして２段リセス８の
最深部（下段にある幅の狭い凹部内）にゲート電極７を
形成した後、上記ゲート電極形成用レジストパターン，
及び上記スペーサ膜をすべて除去することにより、図７
に示した２段リセス構造を備えた電界効果トランジスタ
が完成する。

【０００８】図８は、従来の２段リセス型電界効果トラ
ンジスタの第２の例を示した断面図である。図におい
て、図７と同一符号は、図７のものと同一または相当す
る部分である。

【０００９】この第２の例の電界効果トランジスタは、
上記第１の例のものと同様に、２段リセス８、ゲート電
極７、ソース電極３、およびドレイン電極４を備えたも
のであるが、上記ドレイン電極４側のリセス８の端部か
らゲート電極７の端部までの長さＷｄは、上記ソース電
極３側のリセス８の端部からゲート電極７の端部までの
長さＷｓより長く形成された（Ｗｄ＞Ｗｓ），いわゆる
オフセットリセス型構造を備えている。

【００１０】上記第２の例の電界効果トランジスタによ
れば、上記第１の例のものと同様に、ゲート電極７，ド
レイン電極４間における活性層２のチャージ量が低減さ
れるためドレイン耐圧を向上することができ、かつ、Ｗ
ｄ＞Ｗｓとなっているためソース電極３側に厚い活性層
２が存在し、この活性層２でのチャージ量が増加するた
め、これによってソース寄生抵抗を低減することができ
る。

【００１１】上記電界効果トランジスタは、以下の２つ
の方法によって製造される。まず、第１の製造方法を説
明する。第１の製造方法では、まず、半絶縁性基板１上
の活性層２上にソース電極３およびドレイン電極４を形
成した後、第１回目の写真製版工程として、２段リセス
の上段になる広い幅を有する凹部を形成するためのリセ
ス形成用レジストパターンを形成し、このリセス形成用
レジストパターンをマスクとしてエッチングを行ってド
レイン電極４側に片寄った幅の広い凹部を形成する。そ
して、上記リセス形成用レジストパターンを除去した
後、第２回目の写真製版工程として、２段リセスの下段
になる幅の狭い凹部（ゲート電極７を配置する凹部）を
形成するため、ソース電極３、ドレイン電極４の中間位
置に開口部を有するゲート電極形成用レジストパターン
を形成し、次いで、活性層２のエッチングを行って２段
リセス８を形成する。その後、ゲート電極形成用レジス
トパターンをマスクとして２段リセスの最深部（下段に
ある幅の狭い凹部内）にゲート電極を形成した後、上記
ゲート電極形成用レジストパターンを除去することによ
り、図８に示したオフセット２段リセス構造を備えた電
界効果トランジスタが完成する。

【００１２】次に、第２の製造方法を説明する。第２の
製造方法は、特開平４−３３６４３２号公報に開示され
たものであり、まず、図９(a) に示すように、半絶縁性
基板１上に形成した活性層２の表面に、所定間隔にソー
ス電極３，ドレイン電極４を形成する。この後、図９
(b) に示すように、全面にわたり、例えば、Ｓｉ₃ Ｎ₄
膜等のスペーサ膜５を形成する。次いで、図９(c) に示
すように、ソース電極３とドレイン電極４の中間位置に
所定幅の開口部を有し、他の部分を覆うフォトレジスト
層６を形成する。続いて、図１０(a) に示すように、フ
ォトレジスト層６をマスクとして、ＲＩＥ法等によりス
ペーサ膜５をフォトレジスト層６の開口部と同一形状で
除去する。次に、図１０(b) に示すように、フォトレジ
スト層６およびスペーサ膜５をマスクとして活性層２の
エッチングを行い第１のリセス領域（エッチング溝）９
を形成する。その後、図１０(c) に示すように、全面
に、Ｔｉからなる厚さ数百オングストロームの被覆層８
０を形成する。この場合、被覆層８０は、フォトレジス
ト層６上と、フォトレジスト層６の開口部、スペーサ膜
５の開口部、および第１のリセス領域９の各々のソース
電極３側の側面のみに形成されるよう斜め方向から被着
する。続いて、図１１(a) に示すように、フォトレジス
ト層６下のスペーサ膜５を所定の位置までウエットエッ
チングにより除去する。この場合、被覆層８０の被着さ
れたソース電極３側のスペーサ膜５は除去されず、エッ
チングは、ドレイン電極４側のみに進行する。しかる
後、図１１(b) に示すように、被覆層８０のみを選択的
に除去する。その後、図１１(c) に示すように、フォト
レジスト層６をマスクとして再びスペーサ膜５をウエッ
トエッチングにより所定幅除去する。これにより、スペ
ーサ膜５は、リセス領域９に対してソース電極３側では
狭く、ドレイン電極４側では広い非対称な形で除去され
る。その後、図１２(a) に示すように、このスペーサ膜
５をマスクとして活性層２をエッチングにより堀り込
む。この結果、ソース電極３側とドレイン電極４側で異
なる形状を有するオフセット型の２段リセス８が得られ
る。次いで、図１２(b）に示すように、ゲート電極７及
びゲート電極材料７’を被着させる。そして、図１２
(c) に示すように、フォトレジスト層６およびフォトレ
ジスト層６上のゲート電極材料７’を除去し、最後に、
スペーサ膜５をすべて除去すると、図８に示したオフセ
ット型２段リセス８の中にゲート電極７が配置された電
界効果トランジスタが完成する。

【００１３】

【発明が解決しようとする課題】図７に示した従来の第
１の例のものでは、ソース電極３側の２段リセス８の端
部からゲート電極７の端部までの長さ（Ｗｓ）とドレイ
ン電極４側の２段リセス８の端部からゲート電極７の端
部までの長さ（Ｗｄ）が等しい（Ｗｄ＝Ｗｓ）。そのた
め、ゲート電極７，ソース電極３間の活性層２が薄くな
りそのチャージ量が減少し、かつゲート電極７，ソース
電極３間の距離も長いため、ソース寄生抵抗が増加する
という問題があった。

【００１４】図８に示した従来の第２の例のものでは、
Ｗｄ＞Ｗｓのオフセットリセス構造になされているた
め、上記第１の例のものに比べてソース電極３，ゲート
電極７間の活性層２のチャージ量が増しソース寄生抵抗
を低減することができるが、ソース電極３とゲート電極
７との間隔は広いため、さらなるソース寄生抵抗の低減
を図ることが困難であるという問題があった。

【００１５】また、上記第２の例の電界効果トランジス
タの製造方法においては、上記第１の製造方法では、オ
フセット２段リセス８を形成するために上段の広い幅の
凹部を形成する工程と、下段の狭い幅の凹部を形成する
工程とで２回の写真製版工程が必要であることから、こ
れらの工程に応じたマスクをそれぞれ要し、かつＦＥＴ
作製工程が長くなるという問題があった。さらには、ゲ
ート電極形成用レジストパターン６は、エッチング溝
（上段の幅の広い凹部）を形成した活性層２上に形成す
るため、所定位置に精度よく形成することが困難である
という問題があった。

【００１６】また、上記第２の製造方法では、オフセッ
ト２段リセス８の形成のための写真製版工程は１回で済
むが、オフセットリセス構造を形成するために被覆膜８
０を形成する必要があり、やはり製造工程が長く、かつ
複雑になるという問題があった。

【００１７】本発明は、上記のような従来の問題点を解
消するためになされたもので、ソース寄生抵抗が小さ
く、かつ作製工程を簡単化することができる電界効果ト
ランジスタ，およびその製造方法を得ることを目的とす
る。

【００１８】

【課題を解決するための手段】この発明による電界効果
トランジスタは、半導体基板上または絶縁性基板上の活
性層に設けた多数段の凹部からなる多段リセスと、該多
段リセス内に形成されたゲート電極と、該ゲート電極の
両側の活性層上に形成されたソース電極，およびドレイ
ン電極とを備え、上記ドレイン電極側のリセス端からゲ
ート電極端までの長さが、上記ソース電極側のリセス端
からゲート電極端までの長さより長いオフセットリセス
構造を有し、上記ソース電極側のリセス端は、ソース電
極端と一致している，または該ソース電極端の内側に入
り込んでいる，ことを特徴とするものである。

【００１９】この発明による電界効果トランジスタの製
造方法は、半導体基板または絶縁性基板に形成した活性
層上にソース電極，およびドレイン電極を形成した後、
その全面にスペーサ膜を形成する工程と、上記スペーサ
膜上に、上記ソース電極，ドレイン電極間のソース電極
側寄りに開口部を有するゲート電極形成用レジストパタ
ーンを形成し、該ゲート電極形成用レジストパターンを
マスクとして上記スペーサ膜を異方性エッチングした
後、該スペーサ膜をマスクとして上記活性層をエッチン
グして該活性層にエッチング溝を形成する工程と、上記
エッチング溝を形成した後、上記スペーサ膜を選択的に
エッチングしてソース電極側では該ソース電極端が露出
するまで該スペーサ膜を除去する工程と、上記スペーサ
膜を選択的にエッチングした後、ソース電極側では該ソ
ース電極をマスクとし、ドレイン電極側ではスペーサ膜
をマスクとして、既にエッチング溝が形成された上記活
性層をさらにエッチングして下段の凹部がソース電極側
寄りに形成されたオフセット型の２段リセスを形状する
工程と、上記ゲート電極形成用レジストパターンをマス
クとして２段リセスの最深部にゲート電極を形成する工
程とを備えることを特徴とするものである。

【００２０】また、この発明による電界効果トランジス
タの製造方法は、上記電界効果トランジスタの製造方法
において、上記スペーサ膜の選択的なエッチングを、数
回に分けて行い、かつ該スペーサ膜の選択的エッチング
を終えるごとに該スペーサ膜をマスクとして上記活性層
のエッチングを行うようにし、多数段の凹部からなるオ
フセット型の多段リセスを形成することを特徴とするも
のである。

【００２１】

【発明の実施の形態】

実施の形態１．本発明の実施の形態１としての電界効果
トランジスタについて説明する。図１は、実施の形態１
による電界効果トランジスタを示した断面図である。図
において、１は、ＧａＡｓ等からなる半絶縁性基板、２
は、ｎ型ＧａＡｓ半導体層等からなる活性層、３は、Ａ
ｕＧｅ合金等の金属からなるソース電極、４は、ＡｕＧ
ｅ合金等の金属からなるドレイン電極、７は、Ａｌ等の
金属からなるゲート電極、８は、底部に狭い幅の凹部を
有する２段リセスである。

【００２２】この実施の形態１による電界効果トランジ
スタは、半絶縁性基板１上の活性層２に設けた２段の凹
部からなる２段リセス８と、該２段リセス８内に形成さ
れたゲート電極７と、該ゲート電極７の両側の活性層２
上にそれぞれ形成されたソース電極３，およびドレイン
電極４とを備えるものである。そして、上記ドレイン電
極４側のリセス８の端部からゲート電極７の端部までの
長さＷｄは、上記ソース電極３側のリセス８の端部から
ゲート電極７の端部までの長さＷｓより長いオフセット
リセス構造を有する。また、上記ソース電極３側のリセ
ス８の端部は、ソース電極３の端部より内側に入り込ん
だ構造を有するものである。すなわち、この実施の形態
１の電界効果トランジスタと図８に示した従来の電界効
果トランジスタとは、ドレイン電極４側のリセス８の端
部からゲート電極７の端部までの長さＷｄは、ソース電
極３側のリセス８の端部からゲート電極７の端部までの
長さＷｓより長いオフセットリセス構造（Ｗｄ＞Ｗｓ）
を有する点では共通しているが、実施の形態１のもので
は、ゲート電極７は、ソース電極３，ドレイン電極４間
の中心に対してソース電極３側寄りに形成されて、ソー
ス電極３，ゲート電極７間の距離がドレイン電極４，ゲ
ート電極７間の距離よりも短くなっている点で大きく異
なっている。

【００２３】このように、実施の形態１による電界効果
トランジスタによれば、Ｗｄ＞Ｗｓとなるオフセットリ
セス構造を有するので、ゲート電極７，ドレイン電極４
間の活性層２が薄くなっているためこの活性層２でのチ
ャージ量が低減されてドレイン耐圧を向上することがで
きるという効果がある。また、上記ソース電極３側のリ
セス８の端部は、ソース電極３の端部より内側に入り込
んだ構造を有するので、ソース電極３，ゲート電極７間
の距離が短くなっているため、図８に示した従来の電界
効果トランジスタに比べソース寄生抵抗をさらに低減す
ることができるという効果がある。

【００２４】なお、本実施の形態１では、半絶縁性基板
１を用いているが、これに代えてＧａＡｓ等の半導体基
板を用いてもよく、また、ソース電極３側のリセス端が
ソース電極３の端部と一致したものであってもよく、さ
らにはリセス８が２段以上の多数段に形成されたもので
あってもよい。

【００２５】実施の形態２．本発明の実施の形態２とし
ての電界効果トランジスタの製造方法について説明す
る。図２〜図６は、実施の形態２である半導体装置の製
造方法を示した断面図である。なお、図において、図１
と同一符号のものは、図１と同一または相当する部分で
ある。

【００２６】この実施の形態２は、図１に示した上記実
施の形態１の電界効果トランジスタを製造する方法であ
り、具体的には、以下のようにして行う。

【００２７】まず、図２に示すように、ＧａＡｓ等から
なる半絶縁性基板１上に、ｎ型ＧａＡｓ半導体等からな
る活性層２をＭＯＣＶＤ法等により結晶成長させて形成
する。なお、この活性層２の形成をＭＯＣＶＤ法等によ
る結晶成長に代えて、上記半絶縁性基板１に不純物をイ
オン注入して半絶縁性基板１上に活性層２を形成するよ
うにしたものでもよい。そして、この活性層２の表面
に、例えば、ＡｕＧｅ（合金）、ＮｉおよびＡｕの３層
からなるソース電極３およびドレイン電極４を所定間隔
で形成する。その後、その全面にわたり、ＳｉＮ等を約
５００〜２０００オングストロームの厚さに成長させて
スペーサ膜５を形成する。そして、上記ソース・ドレイ
ン電極３，４間のソース電極３側寄りに開口部６ａを有
し、他の部分を覆うゲート電極形成用レジストパターン
６を形成する。次いで、このゲート電極形成用レジスト
パターン６をマスクとして、例えば、ＲＩＥ等により異
方性エッチングを行ってゲート電極形成用レジストパタ
ーン６の開口部６ａと同一形状で上記スペーサ膜５を除
去する。

【００２８】次に、図３に示すように、上記スペーサ膜
５をマスクとして、活性層２をその上面から２００〜２
０００オングストローム程度エッチングして活性層２に
エッチング溝９を形成する。このとき、エッチング溝９
は、スペーサ膜５の開口部より一回り大きくなるが、ス
ペーサ膜５の開口部と一致するように形成してもよい。

【００２９】そして、図４に示すように、上記スペーサ
膜５を、例えば、フッ酸等により選択的にエッチングし
てスペーサ膜５の開口部を広げる。このとき、スペーサ
膜５は、ソース電極３側ではソース電極端を越えるまで
エッチングを行う。このように、ソース電極３側でソー
ス電極端を越えるまでスペーサ膜５のエッチングを行っ
ても、ドレイン電極４側ではドレイン電極端が露出する
ことはない。これは、上記のゲート電極形成用レジスト
パターン６をソース電極３側寄りに形成することにより
スペーサ膜５の開口部をソース電極３側寄りに形成して
いるため、この開口部からソース電極端までの長さは、
開口部からドレイン電極端までの長さより短くなってい
る。したがって、スペーサ膜５のエッチング速度は、開
口部からソース電極３側に進む速度と、ドレイン電極４
側に進む速度とは等しいため、ソース電極端を越えるま
でスペーサ膜５のエッチングを行っても、スペーサ膜５
はドレイン電極４側の方が長いので、ドレイン電極４側
ではドレイン電極端が露出することはない。

【００３０】次に、図５に示すように、活性層２を５０
０〜３０００オングストロームエッチングする。そうす
ると、上記エッチング溝９を形成した部分では深くエッ
チングされて、その結果、２段の凹部からなる２段リセ
ス８が形成される。このとき、ソース電極３側は、ソー
ス電極３をマスクとしてエッチングされ、ドレイン電極
４側は、スペーサ膜５をマスクとしてエッチングされる
こととなる。したがって、下段の狭い幅の凹部は、ソー
ス電極３側寄りに形成されたオフセット型の２段リセス
８が得られる。

【００３１】最後に、図６に示すように、上記ゲート電
極形成用レジストパターン６をマスクにして、２段リセ
ス８の最深部（下段の幅の狭い凹部）に、例えば、Ａｌ
等のゲート電極材料を所定の厚さに蒸着してゲート電極
７を形成し、次いで、リフトオフ法によりゲート電極形
成用レジストパターン６を除去する。

【００３２】しかる後に、ソース・ドレイン電極３，４
上のスペーサ膜を５をすべて除去すると、図１に示した
電界効果トランジスタが完成する。

【００３３】このように、実施の形態２の電界効果トラ
ンジスタの製造方法によれば、ドレイン電極４側のリセ
ス端部からゲート電極７の端部までの長さ（Ｗｄ）は、
スペーサ膜５のエッチング量で決定され、ソース電極３
側のリセス端部からゲート電極７の端部までの長さ（Ｗ
ｓ）は、ソース電極３で決定されるため、Ｗｄ＞Ｗｓと
なるオフセットリセス構造を有する電界効果トランジス
タを製造することができ、かつ、このようなオフセット
リセス構造を１回の写真製版工程で実現することができ
る効果がある。

【００３４】なお、本発明による電界効果トランジスタ
の製造方法として、上記の製造方法において、上記スペ
ーサ膜５の選択的なエッチングを、数回に分けて行い、
かつ該スペーサ膜５の選択的エッチングを終えるごとに
該スペーサ膜５をマスクとして上記活性層２のエッチン
グを行うようにし、多数段の凹部からなるオフセット型
の多段リセスを形成するようにしたものでもよい。

【００３５】

【発明の効果】本発明による電界効果トランジスタによ
れば、半導体基板上または絶縁性基板上の活性層に設け
た多数段の凹部からなる多段リセスと、該多段リセス内
に形成されたゲート電極と、該ゲート電極の両側の活性
層上に形成されたソース電極，およびドレイン電極とを
備え、上記ドレイン電極側のリセス端からゲート電極端
までの長さ（Ｗｄ）が、上記ソース電極側のリセス端か
らゲート電極端までの長さ（Ｗｓ）より長いオフセット
リセス構造を有し、上記ソース電極側のリセス端は、ソ
ース電極端と一致している，または該ソース電極端の内
側に入り込んでいる，ものであり、このように、Ｗｄ＞
Ｗｓのオフセットリセス構造を有するので、ゲート電
極，ドレイン電極間の活性層が薄くなっているため、こ
の活性層でのチャージ量が低減されてドレイン耐圧を向
上することができ、また、上記ソース電極側のリセスの
端部は、ソース電極端と一致した，または該ソース電極
の端部より内側に入り込んだ構造を有するので、ソース
電極，ゲート電極間の距離が短くなり、従来のオフセッ
ト型電界効果トランジスタに比べソース寄生抵抗を低減
することができるという効果がある。

【００３６】本発明による電界効果トランジスタの製造
方法によれば、半導体基板または絶縁性基板に形成した
活性層上にソース電極，およびドレイン電極を形成した
後、その全面にスペーサ膜を形成する工程と、上記スペ
ーサ膜上に、上記ソース電極，ドレイン電極間のソース
電極側寄りに開口部を有するゲート電極形成用レジスト
パターンを形成し、該ゲート電極形成用レジストパター
ンをマスクとして上記スペーサ膜を異方性エッチングし
た後、該スペーサ膜をマスクとして上記活性層をエッチ
ングして該活性層にエッチング溝を形成する工程と、上
記エッチング溝を形成した後、ドレイン電極側では該ド
レイン電極端が露出しないように、かつソース電極側で
は該ソース電極端が露出するように、上記スペーサ膜を
選択的にエッチングして該スペーサ膜を除去する工程
と、上記スペーサ膜を選択的にエッチングした後、ソー
ス電極側では該ソース電極をマスクとし、ドレイン電極
側ではスペーサ膜をマスクとして、既にエッチング溝が
形成された上記活性層をさらにエッチングして下段の凹
部がソース電極側寄りに形成されたオフセット型の２段
リセスを形成する工程と、上記ゲート電極形成用レジス
トパターンをマスクとして２段リセスの最深部にゲート
電極を形成する工程とを備えるものであり、このよう
に、ドレイン電極側のリセス端からゲート電極端までの
長さ（Ｗｄ）は、スペーサ膜のエッチング量で決定さ
れ、ソース電極側のリセス端からゲート電極端までの長
さ（Ｗｓ）は、ソース電極で決定されるため、Ｗｄ＞Ｗ
ｓとなるオフセットリセス構造を有する電界効果トラン
ジスタを製造することができ、かつこのようなオフセッ
トリセス構造を１回の写真製版工程で実現することがで
き、ＦＥＴ作製工程を短縮することができるという効果
がある。

【００３７】また、本発明による電界効果トランジスタ
の製造方法によれば、上記の電界効果トランジスタの製
造方法において、上記スペーサ膜の選択的なエッチング
を、数回に分けて行い、かつ該スペーサ膜の選択的エッ
チングを終えるごとに該スペーサ膜をマスクとして上記
活性層のエッチングを行うようにし、多数段の凹部から
なるオフセット型の多段リセスを形成するものであり、
これにより、上記方法と同様の効果を有して，オフセッ
ト多段リセス型の電界効果トランジスタを製造すること
ができるという効果がある。

【図面の簡単な説明】

【図１】 この発明の実施の形態１の電界効果トランジ
スタを示した断面図である。

【図２】 この発明の実施の形態２の電界効果トランジ
スタの製造方法における製造工程を示した断面図であ
る。

【図３】 図２に引き続く製造工程を示した断面図であ
る。

【図４】 図３に引き続く製造工程を示した断面図であ
る。

【図５】 図４に引き続く製造工程を示した断面図であ
る。

【図６】 図５に引き続く製造工程を示した断面図であ
る。

【図７】 従来の電界効果トランジスタの第１の例を示
した断面図である。

【図８】 従来の電界効果トランジスタの第２の例を示
した断面図である。

【図９】 従来の第２の例の電界効果トランジスタの製
造方法における製造工程を示した断面図である。

【図１０】 図９に引き続く製造工程を示した断面図で
ある。

【図１１】 図１０に引き続く製造工程を示した断面図
である。

【図１２】 図１１に引き続く製造工程を示した断面図
である。

【符号の説明】

１ 半絶縁性基板、２ 活性層、３ ソース電極、４
ドレイン電極、５ スペーサ膜、６ ゲート電極形成用
レジストパターン、６ａ 開口部、７ ゲート電極、
７’ゲート電極材料、８ ２段リセス、９ エッチング
溝、８０ 絶縁膜。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 半導体基板上または絶縁性基板上の活性
   層に設けた多数段の凹部からなる多段リセスと、該多段
   リセス内に形成されたゲート電極と、該ゲート電極の両
   側の活性層上に形成されたソース電極，およびドレイン
   電極とを備え、 上記ドレイン電極側のリセス端からゲート電極端までの
   長さが、上記ソース電極側のリセス端からゲート電極端
   までの長さより長いオフセットリセス構造を有し、 上記ソース電極側のリセス端は、ソース電極端と一致し
   ている，または該ソース電極端の内側に入り込んでい
   る，ことを特徴とする電界効果トランジスタ。
2. 【請求項２】 半導体基板または絶縁性基板に形成した
   活性層上にソース電極，およびドレイン電極を形成した
   後、その全面にスペーサ膜を形成する工程と、 上記スペーサ膜上に、上記ソース電極，ドレイン電極間
   のソース電極側寄りに開口部を有するゲート電極形成用
   レジストパターンを形成し、該ゲート電極形成用レジス
   トパターンをマスクとして上記スペーサ膜を異方性エッ
   チングした後、該スペーサ膜をマスクとして上記活性層
   をエッチングして該活性層にエッチング溝を形成する工
   程と、 上記エッチング溝を形成した後、上記スペーサ膜を選択
   的にエッチングしてソース電極側では該ソース電極端が
   露出するまで該スペーサ膜を除去する工程と、 上記スペーサ膜を選択的にエッチングした後、ソース電
   極側では該ソース電極をマスクとし、ドレイン電極側で
   はスペーサ膜をマスクとして、既にエッチング溝が形成
   された上記活性層をさらにエッチングして下段の凹部が
   ソース電極側寄りに形成されたオフセット型の２段リセ
   スを形成する工程と、 上記ゲート電極形成用レジストパターンをマスクとして
   ２段リセスの最深部にゲート電極を形成する工程とを備
   えることを特徴とする電界効果トランジスタの製造方
   法。
3. 【請求項３】 請求項２に記載の電界効果トランジスタ
   の製造方法において、 上記スペーサ膜の選択的なエッチングを、数回に分けて
   行い、かつ該スペーサ膜の選択的エッチングを終えるご
   とに該スペーサ膜をマスクとして上記活性層のエッチン
   グを行うようにし、多数段の凹部からなるオフセット型
   の多段リセスを形成することを特徴とする電界効果トラ
   ンジスタの製造方法。