JPH02142143A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
- Publication number
- JPH02142143A JPH02142143A JP63296677A JP29667788A JPH02142143A JP H02142143 A JPH02142143 A JP H02142143A JP 63296677 A JP63296677 A JP 63296677A JP 29667788 A JP29667788 A JP 29667788A JP H02142143 A JPH02142143 A JP H02142143A
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- gate
- film
- etching
- recess
- insulating film
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電界効果トランジスタの製造方法に関し、特に
ゲート形成方法に関し、寄生容量を低減し、良好な高周
波特性を有する電界効果トランジスタの製造方法に関す
るものである。
ゲート形成方法に関し、寄生容量を低減し、良好な高周
波特性を有する電界効果トランジスタの製造方法に関す
るものである。
マイクロ波増幅用のガリウム砒素電界効果（ＧａＡｓＦ
ＥＴ）及びアルミガリウム砒素／ガリウム砒素系のへテ
ロ接合構造を有する電界効果トランジスタ（ＨＥＭＴ、
ＭＯＤＦＥＴ、ＨＪ−ＦＥＴ等と称されるが、以下ＨＪ
−ＦＥＴと記す）は性能向上のゲート長短縮、ソース抵
抗低減等が図られている。特にマイクロ波増幅用では、
ゲート長（Ｌｇ）短縮が有効であり、ＥＢ直直接技術に
より０．２５〜０．３μｍの素子が実用化されている。
ＥＴ）及びアルミガリウム砒素／ガリウム砒素系のへテ
ロ接合構造を有する電界効果トランジスタ（ＨＥＭＴ、
ＭＯＤＦＥＴ、ＨＪ−ＦＥＴ等と称されるが、以下ＨＪ
−ＦＥＴと記す）は性能向上のゲート長短縮、ソース抵
抗低減等が図られている。特にマイクロ波増幅用では、
ゲート長（Ｌｇ）短縮が有効であり、ＥＢ直直接技術に
より０．２５〜０．３μｍの素子が実用化されている。
またＬｇ短縮によるゲート抵抗（Ｒｇ）増大による特性
劣化を避ける為、マツシュルームゲートあるいはＴ型ゲ
ートも採用されている。このゲート構造の例を第３図に
示すが、この形成方法は、数種類あるが、ＥＢ直描ある
いはＦＩＢを利用し、リフトオフ法により形成すること
がＬｇ制御等に有利である。この場合、ショツトキー性
、あるいはダメージ等防止の為には、スペーサ層の絶縁
膜（Ｓｉｆｔ膜）２を介したゲート電極６の形成が有効
である。
劣化を避ける為、マツシュルームゲートあるいはＴ型ゲ
ートも採用されている。このゲート構造の例を第３図に
示すが、この形成方法は、数種類あるが、ＥＢ直描ある
いはＦＩＢを利用し、リフトオフ法により形成すること
がＬｇ制御等に有利である。この場合、ショツトキー性
、あるいはダメージ等防止の為には、スペーサ層の絶縁
膜（Ｓｉｆｔ膜）２を介したゲート電極６の形成が有効
である。
かかる従来方法では以下に述べる問題点を有する。従来
方法ではレジストのパターニングを行なった後、５ｉＯ
ｚ膜をエツチングし、リセス形成を行なった後ゲートメ
タル６（例えばＴ ｉ −Ａβ）を蒸着後リフトオフし
、パッシベーション膜を形成する。この場合、第３図に
示される様に、マツシュルーム構造のひさし下部のパッ
シベーション膜により寄生容量が増大する。この為、Ｌ
ｇ短縮。
方法ではレジストのパターニングを行なった後、５ｉＯ
ｚ膜をエツチングし、リセス形成を行なった後ゲートメ
タル６（例えばＴ ｉ −Ａβ）を蒸着後リフトオフし
、パッシベーション膜を形成する。この場合、第３図に
示される様に、マツシュルーム構造のひさし下部のパッ
シベーション膜により寄生容量が増大する。この為、Ｌ
ｇ短縮。
Ｒｇ低減にもかかわらず、マイクロ波特性は向上しない
。特に利得が低下する。例えばＬ ｇ ＝ ０．３μｍ
、Ｗｇ＝２００ｐｍの素子で１２ＧＨｚにおいて１ｄＢ
程度低下する。また寄生容量を増大させない為には、パ
ッシベーション膜を形成しなければ良いが、素子の信頼
度維持には問題がある。
。特に利得が低下する。例えばＬ ｇ ＝ ０．３μｍ
、Ｗｇ＝２００ｐｍの素子で１２ＧＨｚにおいて１ｄＢ
程度低下する。また寄生容量を増大させない為には、パ
ッシベーション膜を形成しなければ良いが、素子の信頼
度維持には問題がある。
本発明によれば、マッシュルームゲートトナル様にレジ
ストのバターニングを行なった後、スペーサー層の絶縁
膜をエツチングし、リセス形成を行なう工程と、その後
に、更にスペーサ層の絶縁膜をエツチングした後にゲー
ト金属の蒸着を行ないリフトオフ法によりゲート形成を
行なう電界効果トランジスタの製造方法を得る。
ストのバターニングを行なった後、スペーサー層の絶縁
膜をエツチングし、リセス形成を行なう工程と、その後
に、更にスペーサ層の絶縁膜をエツチングした後にゲー
ト金属の蒸着を行ないリフトオフ法によりゲート形成を
行なう電界効果トランジスタの製造方法を得る。
次に、本発明について図面を参照して、より詳細に説明
する。
する。
第１図は本発明の一実施例を説明する為の工程断面図で
ある。第１図（ａ）はアクティブ領域を形成した後のＧ
ａＡｓ基板１上に絶縁膜（８１０２１５００〜１５００
人）２を形成した後レジスト層３を形成する。レジスト
としては主にＰＭＭＡ系を用いＥＢあるいはＦ丁Ｂによ
り、レジストのバターニングを行なう（第２図（ｂ））
。次に、ＳｉＯ２膜３をエツチングした後リセス部５を
形成する（第１図（Ｃ））。その後、更に５ｉＣｈ膜２
をエツチングしく第１図（ｄ））、ゲート金属（例えば
Ｔｉ−Ａｌ！を２００〜５０００人）を蒸着し、リフト
オフを行ない、ゲート電極６を形成する（第１図（ｅ）
）。その後パッシベーション膜７（例えばプラズｆＣＶ
Ｄ法によるｓｉＮ膜５００〜１０００人）を形成する（
第１図（ｆ））。
ある。第１図（ａ）はアクティブ領域を形成した後のＧ
ａＡｓ基板１上に絶縁膜（８１０２１５００〜１５００
人）２を形成した後レジスト層３を形成する。レジスト
としては主にＰＭＭＡ系を用いＥＢあるいはＦ丁Ｂによ
り、レジストのバターニングを行なう（第２図（ｂ））
。次に、ＳｉＯ２膜３をエツチングした後リセス部５を
形成する（第１図（Ｃ））。その後、更に５ｉＣｈ膜２
をエツチングしく第１図（ｄ））、ゲート金属（例えば
Ｔｉ−Ａｌ！を２００〜５０００人）を蒸着し、リフト
オフを行ない、ゲート電極６を形成する（第１図（ｅ）
）。その後パッシベーション膜７（例えばプラズｆＣＶ
Ｄ法によるｓｉＮ膜５００〜１０００人）を形成する（
第１図（ｆ））。
以上の様に本発明の方法によれば、マツシュルームゲー
トのひさし下部がパッシベーション膜７にて埋ることは
ない。この構造を実現する為には、ゲート電極６の上部
の幅以上になる様にゲート形成前の５ｉＣｈエツチング
を行なえばよく、リセス形成前のエツチングと比較し、
エツチング幅の精度はなくても良い。これにより、ショ
ットキー性、ダメージ防止等の為に必要なスペーサー層
を設けたま゛ま、寄生容量の低減がなされたマツシュル
ームゲートが実現できる。
トのひさし下部がパッシベーション膜７にて埋ることは
ない。この構造を実現する為には、ゲート電極６の上部
の幅以上になる様にゲート形成前の５ｉＣｈエツチング
を行なえばよく、リセス形成前のエツチングと比較し、
エツチング幅の精度はなくても良い。これにより、ショ
ットキー性、ダメージ防止等の為に必要なスペーサー層
を設けたま゛ま、寄生容量の低減がなされたマツシュル
ームゲートが実現できる。
第２図は本発明の他の実施例を示す断面図である。この
例では通常の矩形ゲートの例であり、方法は第１図で説
明した実施例と同じである。寄生容量の低減はマツシュ
ルームゲートあるいはＴ型ゲート程には大きくはないが
効果は期待できる。
例では通常の矩形ゲートの例であり、方法は第１図で説
明した実施例と同じである。寄生容量の低減はマツシュ
ルームゲートあるいはＴ型ゲート程には大きくはないが
効果は期待できる。
以上説明したように、本発明による製造方法にヨレハ、
ゲート金属の蒸着の前に、スペーサーのＳ ｉ ０２膜
をエツチングすることにより、パッシベーション膜を形
成する構造での寄生容量の低減が可能であり、良好なマ
イクロ波特性及び信頼度を有する電界効果トランジスタ
が得られる。
ゲート金属の蒸着の前に、スペーサーのＳ ｉ ０２膜
をエツチングすることにより、パッシベーション膜を形
成する構造での寄生容量の低減が可能であり、良好なマ
イクロ波特性及び信頼度を有する電界効果トランジスタ
が得られる。
第１図（ａ）〜（「）は本発明の一実施例を示す工程断
面図、第２図（ａ）および（ｂ）は本発明の他の実施例
を示す工程断面図、第３図は従来方法による構造を示す
断面図である。 ■・・・・・・半導体基板、２・・・・・・絶縁膜、３
・・・・・・レジスト、４・・・・・・ゲート開口部、
５・・・・・・リセス部、６・・・・・・ゲ−）１１Ｌ
７・・・・・・パッシベーション膜。 代理人 弁理士 内 原 晋 第 図
面図、第２図（ａ）および（ｂ）は本発明の他の実施例
を示す工程断面図、第３図は従来方法による構造を示す
断面図である。 ■・・・・・・半導体基板、２・・・・・・絶縁膜、３
・・・・・・レジスト、４・・・・・・ゲート開口部、
５・・・・・・リセス部、６・・・・・・ゲ−）１１Ｌ
７・・・・・・パッシベーション膜。 代理人 弁理士 内 原 晋 第 図
Claims (1)
- リフトオフ法によりゲート形成を行なう電界効果トラン
ジスタの製造方法において、半導体基板上に絶縁膜を形
成した後にレジストパターニングを行なう工程と、前記
絶縁膜をエッチングした後リセス形成を行なう工程と、
その後更に前記絶縁膜をエッチングした後ゲート金属を
蒸着し、リフトオフを行なう工程とを有することを特徴
とする電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63296677A JP2822404B2 (ja) | 1988-11-22 | 1988-11-22 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63296677A JP2822404B2 (ja) | 1988-11-22 | 1988-11-22 | 電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02142143A true JPH02142143A (ja) | 1990-05-31 |
| JP2822404B2 JP2822404B2 (ja) | 1998-11-11 |
Family
ID=17836647
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63296677A Expired - Fee Related JP2822404B2 (ja) | 1988-11-22 | 1988-11-22 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2822404B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5583063A (en) * | 1993-11-30 | 1996-12-10 | Nec Corporation | Method of forming T-shaped, cross-sectional pattern using two layered masks |
| US6717271B2 (en) * | 2001-08-03 | 2004-04-06 | Fujitsu Limited | Semiconductor device with mushroom electrode and manufacture method thereof |
| JP2009017805A (ja) * | 2007-07-10 | 2009-01-29 | Fujikin Inc | 植物育成装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6189681A (ja) * | 1984-10-08 | 1986-05-07 | Mitsubishi Electric Corp | 電界効果トランジスタの製造方法 |
| JPS63172474A (ja) * | 1987-01-09 | 1988-07-16 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
-
1988
- 1988-11-22 JP JP63296677A patent/JP2822404B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6189681A (ja) * | 1984-10-08 | 1986-05-07 | Mitsubishi Electric Corp | 電界効果トランジスタの製造方法 |
| JPS63172474A (ja) * | 1987-01-09 | 1988-07-16 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5583063A (en) * | 1993-11-30 | 1996-12-10 | Nec Corporation | Method of forming T-shaped, cross-sectional pattern using two layered masks |
| US6717271B2 (en) * | 2001-08-03 | 2004-04-06 | Fujitsu Limited | Semiconductor device with mushroom electrode and manufacture method thereof |
| US7223645B2 (en) | 2001-08-03 | 2007-05-29 | Fujitsu Limited | Semiconductor device with mushroom electrode and manufacture method thereof |
| US7335542B2 (en) | 2001-08-03 | 2008-02-26 | Fujitsu Limited | Semiconductor device with mushroom electrode and manufacture method thereof |
| US7709310B2 (en) | 2001-08-03 | 2010-05-04 | Fujitsu Limited | Semiconductor device with mushroom electrode and manufacture method thereof |
| US7888193B2 (en) | 2001-08-03 | 2011-02-15 | Fujitsu Limited | Semiconductor device with mushroom electrode and manufacture method thereof |
| US8133775B2 (en) | 2001-08-03 | 2012-03-13 | Fujitsu Limited | Semiconductor device with mushroom electrode and manufacture method thereof |
| JP2009017805A (ja) * | 2007-07-10 | 2009-01-29 | Fujikin Inc | 植物育成装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2822404B2 (ja) | 1998-11-11 |
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