JPH01134548A - 記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ 多数のメモリバンクを備えパイプライン制御により高速
にアクセスする記憶装置において、データの部分書込み
アクセスのための構成を備えた記憶装置に関し、 部分書き込みの各種データを保持する多段のシフトレジ
スタに部分書き込みデータを保持させないようにして回
路構成を簡単化する記憶装置を提供することを目的とし
、　　・ ｎバイトのデータを１アクセスの単位として読書きする
メモリバンクを複数個備えパイプライン制御により多重
にアクセスし、エラーの検出および訂正のためのチェッ
クビットを付加して記憶する記憶装置において、記憶デ
ータの一部書き換え指令により与えられた部分書き込み
データと部分書き込み位置情報をうけとるレジスタと、
部分書き込みデータと部分書き込み位置情報とにより部
分チェックビットを作成する部分チェックビット作成部
と、該部分チエツクピットと部分書き込み位置情報とを
原データが読出されるまで保持するシフトレジスタと、
記憶装置から読出した原データのうち部分書込み位置情
報により書き換えられない位置のデータについて発生し
たチェックビットと前記部分チエツクピットとにより書
き換え後のデータのチェックビットを合成するチェック
ビット合成部とを備えるよう構成する。

［産業上の利用分野］ 本発明は、多数のメモリバンクを備えパイプライン制御
により高速にアクセスする記憶装置において、データの
部分書込みアクセスのための構成を備えた記憶装置に関
する。

近年、記憶装置の発展はめざましいものがあり、半導体
メモリの大容量化と高速化が図られている。

しかし、メモリの記憶素子の速度はプロセッサ（中央処
理装置）の速度に比して遅いため、実効的にメモリアク
セス時間を高速化するための技術が採用されている。そ
の技術の中にメモリバンクを複数個設け、インターリー
ブ方式（メモリアドレスを順次異なるメモリバンクに割
り当てる方式）によるメモリアクセスをパイプライン制
御方式で実行する方式がある。

そのような方式の記憶装置に対し、記憶されたデータの
一部分を書き換える動作を実行する場合、初めに記憶装
置から該当するデータを読出しくリードＲＥＡＤ）で、
その読み出したデータの一部を指令により与えられた一
部書き込みデータにより置き換えて、その置き換えられ
たデータからエラー訂正および検出のためのチェックビ
ットを作成し、前記ライトデータとともに記憶装置に書
き込む（ライト：ＷＲＩＴＥ）動作が行われており、前
記データの一部分を書き換える動作を実行する際にチェ
ックビットの発生のための構成を改善することが要望さ
れていた。

［従来の技術］ 従来例のブロック構成を第３図に示す。

第３図において、３０は多数のノ輸トからなる部分書き
込み指示データが設定されるライトデータレジスタ、３
１−１〜３１−ｍは各々がレジスタ３０と同一の記憶容
量のレジスタであり全体でシフトレジスタを構成する、
３２は部分書き込みデータ結合回路、３３−１．３３−
２はチェックビット作成回路、３４−１〜３４〜ｎはラ
イトデータ選択回路、３５−１〜３５ｎｈメモリライト
データレジスタ、３６−１〜３６ｎはメモリバンク１〜
ｎ、３７−１〜３７−ｎはメモリリードレジスタ、３８
はリードデータ選択回路、３９はエラー検出訂正回路を
表す。

第３図の構成による部分書き込み動作を以下に説明する
。

まず、中央処理装置からメモリ制御装置（図示せず）を
介して部分書き込みアクセスが発生すると、ライトデー
タレジスタ３０には部分書き込みデータＤｐ（パリティ
ビットを含む）、書き込み位置情報ＢＭ（１アクセスで
ｎバイトデータを読み書きする場合、一部書き換えの対
象となるバイト位置に育効の表示をし、他のバイト位置
に無効の表示をするｎビットのバイトマークと称する情
報）、およびｎビットのパリティビットＰが設定される
。

この時記憶装置は図示しないアドレス制［１と読み出し
制御線とが駆動されて原データ（書き換えの対象となる
データ）の読み出し動作が対応するアドレスのメモリバ
ンクに対し開始される。

一方、記憶装置のメモリサイクルは中央処理装置のサイ
クルタイムに比較して遅いので、記憶装置に読み出しア
クセスを開始して読み出しデータが出力するまでに中央
処理装置からは次々とメモリに対してアクセスが行われ
る。そのために記憶装置はメモリバンクをｎ（ｌ！備え
て、インターリ一ピング方式が採用され、異なるメモリ
バンク間では同時並列にアクセス動作が行われる。

部分書き換えアクセスによりレジスタ３０に設定された
各データは、原データがメモリバンクから直ぐに読み出
されないので、シフトレジスタ３１−１〜３１−ｍを中
央処理装置のサイクルで並行（多数ビット力すして順次
シフトし遅延回路として機能する。そして、メモリバン
ク３６の１つ、例えばメモリバンク１　　（３６−１）
からメモリリードレジスタｌ　　（３７−１＞に読み出
しデータが出力してセットされると、そのタイミングで
シフトレジスタ３１−ｍに部分書き換えデータがセット
される。

メモリリードレジスタ１　　（３７−１）の内容はリー
ドデータ選択回路３８を通ってエラー検出訂正回路３９
においてチェックビットを用いてエラーの検出動作と訂
正動作を行い、正しいデータＤａを部分書き込みデータ
結合回路３２に供給し、シフトレジスタ３１−ｍからの
部分書き込み位置情報ＢＭに基づいて読み出しデータＤ
ａと部分書き込みデータＤｐとを結合する。

この場合、部分書き込み位置情報ＢＭにより無効表示が
されたバイト位置にデータＤａのバイトはそのまま新デ
ータに使われ、有効表示がなされたバイト位置に部分書
き込みデータＤｐが新データに組み込まれる。

この結合された書き換え済データはチェックビット作成
回路３３−１に供給されて、チェックビットを作成し、
データと共にライトデータ選択回路３４−１　　（メモ
リバンクｌ用）を通ってメモリライトデータレジスタ３
５にセントされて、書き込み動作が行われる。なお、チ
ェックビット作成回路３３−２はアクセスするデータの
全体を書き換える場合に使用する（読み出す必要がない
場合）。

［発明が解決しようとする問題点］ 従来例の構成によれば、部分書き込みアクセスの処理は
メモリリードアクセスおよびリードデータの訂正が終了
するまでの間部分書き込みデータを保持しておかなけれ
ばならない。

ところが、上記したように部分書き込みの各種データ（
部分書き込みデータＤｐ、部分書き込み位置情報ＢＭ、
パリティビットＰよりなる）は、例えば８バイト構成の
記憶装置の場合、部分書き込みデータＤｐは最大８バイ
ト、部分書き込み位置情報ＢＭが８ビツト、パリティビ
ットが８ビツトの計１０バイト（８０ビツト）となり、
それをシフトするレジスタの回路量は真人となる。

そして近年の半導体技術の向上およびシステム性能の向
上によるマシンクロックの高速化によってさらにシフト
レジスタ段を増大させる必要性が増す傾向にあり、回路
構成が大型化、複雑化するという問題があった。

本発明は部分書き込みの各種データを保持する多段のシ
フトレジスタに部分書き込みデータを保持させないよう
にして回路構成を簡単化する記憶装置を提供することを
目的とする。

［問題点を解決するための手段］ 本発明の基本的構成を第１図に示す。

第１図において、ｌは部分書き込み位置情報がセットさ
れるレジスタ、２は部分書き込みデータがセットされる
レジスタ、３は部分チェックビット作成部、４−１〜４
−６はレジスタｌの内容をシフト保持する多段（図の場
合６段）のシフトレジスタ、５−１〜５−６は部分チェ
ックビット（ＣＨｐ）をシフト保持する多段のシフトレ
ジスタ、６は書き込みデータ選択回路、７は書き込みデ
ータレジスタ、８はメモリバンク、９は読み出しデータ
レジスタ、１０は読み出しデータ選択回路、１１はエラ
ー検出訂正回路、１２はチェックビット合成部を表す。

なお、この第１図には図示省略されているが他に多数の
メモリバンクと関連する構成を備える。

本発明は部分書き込みデータについては、最初に部分チ
ェックビット作成部３により当該書き込みデータが関係
する部分に対してチェックビットを作成し、部分書き込
みデータＤｐは書き込みデ−タレジスタフにセットして
おき、部分書き込み位置情報ＢＭと部分チェックビット
ＣＨｐだけを各々のシフトレジスタ４．５によりシフト
して、読出しデータが出力されたら、その中の書き換え
の対象に入ってないデータによりチェックビットを作成
しそのチエツクピットと前記部分チェックビットとを組
み合わせて新たな書き込みデータのチェックビットを合
成し、書き換え対象外のデータとともに書き込みデータ
レジスタにセットするものである。

［作用］ 部分書き込み位置情報が端子Ｘに入力してレジスタ１に
セットされ、部分書き込みデータが端子ｙに入力してレ
ジスタ２にセットされる。この場合、人力するデータは
バスから並列にセントされる。

また書き換えの対象となるデータ（原データ）の読み出
しアクセスが図示しない回路（従来と同様対応するアド
レスの読み出し制御線を駆動する）においてされる。

部分チェックビット作成部３はレジスタ１．２にデータ
がセントされると直ちに部分書きこみデータについての
チェックビットを作成（複数バイトの各ビット位置の情
報を特定のパターンにより組み合わせて複数のチエツク
ピットを作成）する。

ただし、この時は部分書き込み位置情報ＢＭにより指示
された部分書き込みデータだけを有効なデータとし、他
のバイト位置のデータは無効データ（オール“０′）と
して処理される。

作成された部分チェックビットＣＨｐはシフトレジスタ
５−１に並列にセットされ、同時にシフトレジスタ４−
１にセットされた部分書き込み位置情報ＢＭとともに処
理装置のマシンサイクルにより順次シフトされる。

部分チェックビット作成動作と並行して部分書き込みデ
ータＤｐは部分書き込み位置情報ＢＭの指示により書き
込みデータ選択回路６において選択され、書き込みデー
タレジスタフの一部にセットされる。

原データの続出出力が読み出しデータレジスタ９にセフ
）され読み出しデータ選択回路１０を介してエラー検出
訂正回路１１に入力し、読み出しデータ中のチエツクピ
ットを用いてエラー検出・訂正動作が行われて誤りのな
いデータ（これをＤａという）をチェックビット合成部
１２に供給するとともに書き込みデータ選択回路６に与
える。

原データがメモリバンクから読み出されるタイミングで
シフトレジスタ４．５の最終段４−６．５−６に部分書
き込み位置情報ＢＭと部分チエツクピッｔ−ＣＨｐがシ
フトされ、部分書き込み位置情報ＢＭはチェックビット
合成部１２の有効データ選択回路１２１の制御信号とし
て入力され、原データＤａのうち書き換えられない位置
（位置情報ＢＭにより無効表示のバイト位置は原データ
がそのまま残る位置）のデータを選択してチェックビッ
ト作成回路１２２へ出力する。

チェックビット作成回路１２２では原データの書き換え
られない部分だけでチェックビットを作成し、その結果
をチェックビット合成回路１２３へ供給する。この時、
チェックビット合成回路１２３にはシフトレジスタ５の
最終段のレジスタ５−６から部分チェックビットＣＨｐ
が入力されているので２つのチエツクピットを排他的論
理和をとることにより書き換え後のデータ全体のチエツ
クピット（これをＣＨという）を合成して出力する。

このチェックビットＣＨは書き込みデータ選択回路６を
介して書き込みデータレジスタ７のチェックビットの所
定位置に格納される。また上記の書き込みデータ選択回
路６に供給された原データＤａはシフトレジスタ４−６
から出力されている部分書き込み位置情報ＢＭの反転情
報により選択されて、書き換えが行われる部分以外の位
置のデータを有効として書き込みデータレジスタフにセ
ットされる。

これにより、原データを部分的に書き換えた新たなデー
タがチェックビットとともに書き込みデータレジスタ７
に格納され、その内容が元のアドレスに書き込まれる。

この構成の場合、シフトレジスタ４．５の各々の各段は
、部分書き込み位置情報を保持するためビット数（８バ
イトを読み書きする場合、８ビツトで位置指定できる）
と、部分チェックビットのビット数（８バイトデータに
対し、例えば８ビツトのチェックビット）の容量で足り
、従来のように多バイト（例えば８バイト）のデータを
シフトするためのシフトレジスタは必要なくなった。

［実施例］ 本発明の実施例の構成を第２図（ａｌに示し、そのなか
の部分チェックビット合成部の構成を第２図（ｂｌに示
し、エラーチエツクおよびチェックビット合成部の構成
を第２図（Ｃ１に示す。

第２図（ａｌにおいて、２１〜２９は上記第１図の符号
１〜９に対応するものであり、２１は部分書き込み位置
情報がセットされるレジスタ、２２は部分書き込みデー
タを含むライトデータがセットされるレジスタ、２３は
部分チェックビット作成部、２４−１〜２４−ｍはレジ
スタ１の内容をシフト保持する多段（図の場合６段）の
シフトレジスタ、２５−１〜２５−ｍは部分チェックビ
ット（ＣＨｐ）をシフト保持する多段のシフトレジスタ
、２６−１〜２６−ｎはライトデータセレクタ、２７−
１〜２７−ｎはライトデータレジスタ、２８１〜２８−
ｎはメモリバンク、２９−１〜２９−ｎはリードデータ
レジスタ、４０はリードデータセレクタ、４１はエラー
チエツク・チェックビット作成部を表す。

第２図＋８）の基本的動作は第１図の基本的構成の作用
の説明と同様である。

動作の概略を説明すると、部分書き込みが指示されると
、原データのリード（読み出し）アクセスが行われると
ともに部分書き込み位置情報（８ビツト）ＢＭと部分書
き込みデータ（パリティビットを含む）が各々レジスタ
２１．２２に入力する。

そして、部分チェックビット作成部２３において部分チ
エツクピッ）ＣＨｐが作成され、部分チエツクビン）Ｃ
Ｈｐはシフトレジスタ２５の初段にセントされ、部分書
き込み位置情報はシフトレジスタ２４の初段にセントさ
れる。

また、部分書き込みデータはチェックビット作成部２３
を通うてライトデータセレクタ２６において部分書き込
み位置情報ＢＭにより指定されてライトデータレジスタ
２７の位置にセットされる。

部分チェックビット作成部２３の構成は第２図中）に示
され、同図において部分書き込みデータはライトデータ
の各バイト０〜ｎの位置に入力され、部分書き込み位置
情報ＢＭは各バイト位置の有効位置指示ビット０〜ｎに
より構成され、ライトデータの各バイト毎のデータと有
効位置指示ビットは同じバイト対応に設けられたデータ
固定回路６１−１〜６１〜ｎに入力する。データ固定回
路６ｉ−ｔ〜６１−ｎはいずれも有効位置指示ビットが
“０１の場合（部分書き込みデータが与えられないバイ
ト位置の場合）は、その出力としてオール“０゛のバイ
ト出力を発生し、有効位置指示ビットが“ｌ“のときは
入力されたライトデータバイトをそのまま出力する。

第２図（ｂｌのチェックビット発生回路６２はｎ個のデ
ータ固定回路６１−１〜６１−ｎからの各バイトデータ
に対し、予め定められたビットパターンの組み合わせ（
誤り検出・訂正符号のアルゴリズムによる）によりチェ
ックビットを発生する。

但し、この場合は特定の部分書き込みデータについての
チェックビットが発生する。

次に第２図ｔａｌの動作説明に戻ると、リードアクセス
が行われたメモリバンクから原データが読み出されてリ
ードデータレジスタ２９に格納されると、リードデータ
セレクタ４０において対応するメモリバンクのリードデ
ータレジスタ２９が選択され（別の図示しないバンク選
択信号による）て当該リードデータがエラーチエツク・
チェックビット作成部４１に供給される。

該エラーチエツク・チェックビット作成部４１の構成は
第２図（Ｃ）に示されている。

この構成において、５０はチェックビット合成部路、５
１はシンドローム発生回路、５２はエラ−検出・訂正回
路、５３はデータ固定回路、５４は部分チェックビット
作成回路、５５は全チェックビット作成回路を表す。

第２図（Ｃ）の動作を説明すると、チェックビット作成
回路５０は第２図（ａｌのリードデータセレクタ４０か
ら出力されたり−ドデータを線路４００がら受は取って
チェックビットを作成し、得られたチェックビットはシ
ンドローム発生回路５１に供給する。このシンドローム
発生回路５１においてリードデータ中のチェックビット
（メモリ中にデータとともに記憶されていたチェックビ
ット）を線路４１０から入力されて両チェックビットに
基づいてシンドローム（公知の誤りビットの訂正に用い
るビットパターン）を作成し、その出力をエラー検出・
訂正回路５２に供給することによりリードデータの誤り
がこの回路５２において訂正される。

一方、線路４００からチェックビット作成回路５０を通
ったリードデータの各バイトデータは各々データ固定回
路５３−１〜５３−８の対応する入力に供給される。こ
のデータ固定回路５３は第２図（ｂｌに示したデータ固
定回路と同じ機能を有し、ただし有効位置指示ビットが
“１”の時出力に６０″のバイト出力を発生する点が異
なる。

データ固定回路５３の各回路の他の入力は第２図ｆａｔ
のシフトレジスタ２４の最終段２４−ｍから出力される
部分書き込み位置情報ＢＭの出力である有効位置指示ビ
ットＯ〜７である。従ってこのデータ固定回路５３−１
〜５３−８からはリードデータ（原データ）の中で部分
書き込みの対象にならないバイト位置のデータが出力さ
れ、次に部分チェックビット作成回路５４に供給される
。

部分チェックビット作成回路５４では入力された部分デ
ータ（部分書き込みに影響されないデータ）についてチ
ェックビットを作成する（実際は全バイトデータが入力
されるがその一部のバイトデータはオール“Ｏ”である
）。

なお、シンドローム発生回路５１からの出力が部分チェ
ックビット作成回路５４に供給されるが、これは固定デ
ータ回路５３から入力される部分書き込みの対象になら
ないバイト位置のデータを訂正するために使用される。

部分チェックビット作成回路５４の出力は第２図＋ａ＋
のシフトレジスタ２５の最終段２５−ｍの出力である書
き込みデータの部分チェックビットとともに全チェック
ビット作成回路５５に入力されて、両者の排他的論理和
（ＥＸＯＲ）演算が論理回路により行われて、部分書き
込み後のデータ（書き込み用データ）のチェックビット
が作成され、第２図ｔａｌのライトデータセレクタ２６
を介してライトデータレジスタ２７に格納される。この
時エラー検出・訂正回路５２の出力である訂正済のリー
ドデータ（全バイト）も第２図（ａｌのライトデータセ
レクタ２６に入力し、この時供給される部分書き込み位
置情報ＢＭの反転情報により書き込みの対象以外のバイ
ト位置のデータだけをライトデータレジスタ２７に格納
する。

ライトデータレジスタに書き換えられたデータとそのチ
ェックビットが格納されるとその全データはメモリバン
クの元のアドレスに書き込まれる。

［発明の効果］ 本発明によれば部分書き込みアクセスの際に部分書き込
み用データを遅延させてお（ための大量のシフトレジス
タを省くことができ、記憶装置の構成において大幅な回
路を削減することができる。

【図面の簡単な説明】

第１図は本発明の基本的構成を示す図、第２図（ａｌは
本発明の実施例の構成を示す図、第２図（ｂ）は部分チ
ェックビット作成部の構成を示す図、第２図（Ｃ１はエ
ラーチエツク・チェックビット作成部の構成を示す図、
第３図は従来例の構成を示す図である。 第１図中、 １：レジスタ（部分書き込み位置情報用）２：レジスタ
（部分書き込みデータ用）３：部分チェックビット作成
部 ４−１〜４−６８シフトレジスタ ５−１〜５−６：シフトレジスタ ６：書き込みデータ選択回路 ７：書き込みデータレジスタ ８：メモリバンク ９：読み出しデータレジスタ １０：読み出しデータ選択回路 １１：エラー検出訂正回路 １２：チエツクピット合成部

Claims (1)

1. 【特許請求の範囲】 ｎバイトのデータを１アクセスの単位として読書きする
   メモリバンクを複数個備えパイプライン制御により多重
   にアクセスし、エラーの検出および訂正のためのチェッ
   クビットを付加して記憶する記憶装置において、 記憶データの一部書き換え指令により与えられた部分書
   き込みデータと部分書き込み位置情報をうけとるレジス
   タ（２、１）と、 部分書き込みデータと部分書き込み位置情報とにより部
   分チェックビットを作成する部分チェックビット作成部
   （３）と、 該部分チェックビットと部分書き込み位置情報とを原デ
   ータが読出されるまで保持するシフトレジスタ（４、５
   ）と、 記憶装置から読出した原データのうち部分書込み位置情
   報により書き換えられない位置のデータについて発生し
   たチェックビットと前記部分チェックビットとにより書
   き換え後のデータのチェックビットを合成するチェック
   ビット合成部（１２）とを備えることを特徴とする記憶
   装置。