JPH05204596A - リングバッファ装置 - Google Patents

Abstract

(57)【要約】 【目的】 バッファメモリの記憶領域を分割する複数の
バンクのうち、メモリ機能が正常なバンクのみを用いて
リングバッファ動作を行う。 【構成】 ＣＰＵ１によってバッファメモリ２の各バン
クのメモリチェックを行い、メモリ機能が正常なバンク
の先頭アドレス（ポインタ）を、アドレス保持手段９に
セットする。ライトアドレス発生手段11およびリードア
ドレス発生手段12は保持されているバンクのポインタを
サイクリックに読み出して、バッファメモリ２のバンク
の指定、およびバンク内のアドレスを発生する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、バッファメモリの記憶
領域を複数の単位領域（以下、バンクと呼ぶ）に分割
し、各バンクへのデータの読み出しと書き込みの一連処
理をサイクリックに行うリングバッファ装置に関する。

【０００２】

【従来の技術】リングバッファ装置は、データを記憶す
るバッファメモリと、バッファメモリへの書き込みアド
レスをサイクリックに発生する書き込みアドレス発生回
路と、バッファメモリ内のデータの読み出しアドレスを
サイクリックに発生する読み出しアドレス発生回路と、
これらのアドレス発生回路の出力を順次に切り換え制御
する制御部（一般にはＣＰＵ）とを備えて構成される。

【０００３】比較的データ量の多い画像データなどを記
憶するのに用いられるバッファメモリは、通常、複数個
のメモリＩＣ（以下、メモリチップと呼ぶ）を接続して
記憶容量を確保している。このような大容量のバッファ
メモリでは、その記憶領域（各メモリチップの記憶領域
の総和）を複数のバンクに分割し、分割した各バンクに
対してデータの読み書きが行われる。バンクの設定は任
意であるが、以下では、説明の便宜上、１つのバンクが
１つのメモリチップの記憶領域に相当するものとする。

【０００４】したがって、前記の書き込みアドレス発生
回路は、１つのバンク内のアドレスを順次発生してい
き、バンク内の最終アドレスを発生し終えると、次のバ
ンクを選択するためのバンクセレクト信号を出力する。
このバンクセレクト信号をサイクリックに発生すること
で、バッファメモリの各バンクを順に繰り返し指定す
る。読み出しアドレス発生回路も同様である。これらの
アドレスおよびバンクセレクト信号は、ＣＰＵのリード
ライトフェーズ信号により、順次切り換えられてバッフ
ァメモリに出力される。

【０００５】

【発明が解決しようとする課題】このように、各アドレ
ス発生回路によって各バンクを順に繰り返し選択するだ
けの装置では、何らかの原因で一つのバンク（メモリチ
ップ）に故障が発生した場合でも、その故障したバンク
を選択してしまう結果、データの読み書きができないこ
とからリングバッファ動作が中断されるという問題があ
る。残りのバンクは正常であるのにもかかわらず、バッ
ファメモリをリングバッファとして使用することができ
なくなる。また、復旧のためにはメモリチップの交換が
必要であり、応急的な処置ができなかった。

【０００６】本発明は、このような事情に鑑みてなされ
たものであって、バッファメモリのバンクに異常が発生
した場合でも、残りの正常なバンクのみを選択的に使用
してリングバッファ動作を継続することができるリング
バッファ装置を提供することを目的とする。

【０００７】

【課題を解決するための手段】本発明は、上記の目的を
達成するために次のような構成をとる。すなわち、本発
明は、バッファメモリの記憶領域を複数の単位領域（バ
ンク）に分割し、各バンクへのデータの読み書きをサイ
クリックに行うリングバッファ装置において、前記各バ
ンクのメモリ機能が正常であるか異常であるかを検出す
る手段と、メモリ機能が正常であるバンクのアドレスを
保持する手段と、保持されているバンクのアドレスをサ
イクリックに読み出す手段と、読み出したアドレスに対
してデータの読み書きを行う手段とを備えたことを特徴
とする。

【０００８】

【作用】本発明の構成によれば、メモリ機能が正常であ
るバンクのアドレスを保持し、そのバンクのアドレスを
サイクリックに読み出して、バッファメモリへのデータ
の読み書きを行うので、バッファメモリにメモリ機能が
異常なバンクが存在していても、そのバンクを選択する
ことがなくリングバッファ動作は継続される。

【０００９】

【実施例】以下、本発明の一実施例を図面に基づいて説
明する。図１はこの実施例に係るリングバッファ装置の
概略構成を示したブロック図である。ＣＰＵ１はバッフ
ァメモリ２の各バンク（通常、各バンクはメモリチップ
で構成される）のメモリ機能が正常であるか異常である
かを検出する（このことをメモリチェックという）とと
もに、バッファメモリ２へのデータの読み書きを制御す
るものである。ＲＯＭ３にはメモリチェック用のプログ
ラムが予め格納され、ＲＡＭ４にはメモリチェック用の
データが予め格納されている。本装置への電源投入時に
ＲＯＭ３内のプログラムが立ち上がり、ＣＰＵ１がその
プログラムに従ってバッファメモリ２のメモリチェック
を行うようになっている。

【００１０】入力データ保持部５はバッファメモリ２に
入力するメモリチェック用のデータを一時的に保持し、
ＣＰＵ１からの制御信号によってそのデータを入力バッ
ファ７に転送する一種のレジスタである。出力データ保
持部６も同様で、出力バッファ８から出力されるメモリ
チェック用のデータを一時的に保持するレジスタとして
構成されている。

【００１１】アドレス保持部９は、バッファメモリ２の
各バンクの先頭アドレス（以下、これをポインタと呼
ぶ）を保持する複数個のレジスタで構成されている。ク
ロック発生回路10は、バッファメモリ２のアドレス発生
用の基本クロック信号ＣＬを発生するとともに、バッフ
ァメモリ２の読み書きを制御するリードライトフェーズ
信号ＲＷＰを発生するもので、いわば、入出力機器間の
データのやり取りを制御する入出力制御部と言うことも
できる。そして、これらの信号のパルス幅，サイクル等
はＣＰＵ１によって設定されるようになっている。

【００１２】ライトアドレス発生部11は、基本クロック
信号ＣＬの入力に基づいて１つのバンク内のアドレス信
号Ａを発生するとともに、各バンクを選択するバンクセ
レクト信号Ｃ_S および、アドレス保持部９に出力動作を
指示するアウトプットイネーブル信号ＯＥを発生するも
のである。一方のリードアドレス発生部12も同様の機能
をもつ。これらの各アドレス発生部11,12 からの出力信
号（アドレス信号Ａ，バンクセレクト信号Ｃ_S ，アウト
プットイネーブル信号ＯＥ）は、クロック発生回路10か
らのリードライトフェーズ信号ＲＷＰに応じて、その出
力が切り換えられるようになっている。なお、図１で
は、便宜上、リードライトフェーズ信号ＲＷＰが各アド
レス発生部11,12 に入力するようになっているが、後の
図３に示すように実際には、各出力信号の切り換え器
（マルチプレクサ）に入力される。

【００１３】入力機器13および出力機器14はバッファメ
モリ２を用いてデータの入出力を行う外部機器であり、
入力機器13はリードライトフェーズ信号ＲＷＰが書き込
み可能状態になっているときに入力データを入力バッフ
ァ７に転送し、一方の出力機器14はリードライトフェー
ズ信号ＲＷＰが読み出し可能状態になっているときに出
力バッファ８からのデータを取り込むようになってい
る。また、入力バッファ７および出力バッファ８も、リ
ードライトフェーズ信号ＲＷＰの状態によってその出力
動作が切り換えられるようになっている。すなわち、リ
ードライトフェーズ信号ＲＷＰによって入力バッファ７
が動作状態となっているとき、出力バッファ８にはイン
バータ15で反転されたリードライトフェーズ信号ＲＷＰ
が与えられるので非動作状態となる。この逆の場合も同
様である。

【００１４】次に、アドレス保持部９，ライトアドレス
発生部11, リードアドレス発生部12の詳細を示した図３
を参照しながら、このリングバッファ装置の基本動作
（リングバッファ動作）について説明する。図３におい
て、レジスタＲＡ，レジスタＲ１〜Ｒ８，レジスタＲＢ
がアドレス保持部９に相当し、ライトカウンタ111,一致
回路112,レジスタＰ, デコーダ113,ゲート回路114 がラ
イトアドレス発生部11に相当し、リードカウンタ121,一
致回路122,レジスタＰ，デコーダ123,ゲート回路124 が
リードアドレス発生部12に相当する。

【００１５】なお、マルチプレクサmux1〜mux8およびマ
ルチプレクサMUX1,MUX2 は、リードライトフェーズ信号
ＲＷＰが書き込み状態のときに上記したライトアドレス
発生部11の各構成回路からの入力信号を選択して出力
し、読み出し状態のときには上記のリードアドレス発生
部12の各構成回路からの入力信号を選択して出力すると
いう機能をもつ。

【００１６】まず、バッファメモリ２の記憶領域が図２
に示すように８つのバンクＢ１〜Ｂ８に分割設定されて
いるとする。各バンクのポインタをＡ₀ 〜Ａ₁₀の11ビッ
トで表し、上位３ビットのＡ₈ 〜Ａ₁₀をバンクを指定す
るためのアドレスデータ、下位８ビットのＡ₀ 〜Ａ₇ を
１つのバンク内のアドレスを指定するアドレスデータと
する。

【００１７】ＣＰＵ１は、レジスタＲＡに書き込みを開
始するバンクのポインタをセットし、レジスタＲ１〜Ｒ
８に次に指定するバンクのポインタを順にセットし、レ
ジスタＲＢに読み出しを開始するバンクのポインタをセ
ットする。例えば、レジスタＲＡ，ＲＢにバンクＢ１の
ポインタ「0000〜0 」がセットされると、レジスタＲ１
〜Ｒ８の内容は次のようになる。 レジスタＲ１・・・バンクＢ２のポインタ「００１０〜
０」 レジスタＲ２・・・バンクＢ３のポインタ「０１００〜
０」 レジスタＲ３・・・バンクＢ４のポインタ「０１１０〜
０」 レジスタＲ４・・・バンクＢ５のポインタ「１０００〜
０」 レジスタＲ５・・・バンクＢ６のポインタ「１０１０〜
０」 レジスタＲ６・・・バンクＢ７のポインタ「１１００〜
０」 レジスタＲ７・・・バンクＢ８のポインタ「１１１０〜
０」 レジスタＲ８・・・バンクＢ１のポインタ「００００〜
０」

【００１８】ＣＰＵ１は、バッファメモリ２へのデータ
の書き込み時に、レジスタＲＡの内容をライトカウンタ
111 にロードし、クロック発生回路10のリードライトフ
ェーズ信号ＲＷＰを書き込み状態にする。ライトカウン
タ111 は基本クロック信号ＣＬの入力に応じてその内容
を「１」カウントアップし、上位３ビットＡ₈ 〜Ａ₁₀を
デコーダ113 に出力するとともに、下位８ビットＡ₀ 〜
Ａ₇ を一致回路112 に出力し、かつ、マルチプレクサMU
X2を介してバッファメモリ２のアドレス端子に出力す
る。

【００１９】デコーダ113 は上位３ビットＡ₈ 〜Ａ₁₀の
２進数を10進数（０〜７）にデコードし、それぞれの数
値に対応しているデータ線から信号を出力する。リード
ライトフェーズ信号ＲＷＰが書き込み状態であるから、
この「０〜７」に対応している８本のデータ線はゲート
回路114 を介してレジスタＲ１〜Ｒ８のアウトプットイ
ネーブル端子に接続されるとともに、バッファメモリ２
のバンクセレクト端子に接続される。すなわち、デコー
ダ113 の出力信号がバンクを選択するためのバンクセレ
クト信号Ｃ_S となり、かつ、レジスタＲ１〜Ｒ８のアウ
トプットイネーブル信号ＯＥ１〜ＯＥ８となる。

【００２０】このことをより詳しくするために図４を参
照する。上位３ビットＡ₈ 〜Ａ₁₀が「０００」のとき、
デコーダ113 のデータ線Ｄ０からのみ信号（アクティブ
「Ｌ」）が出力され、残りのデータ線Ｄ１〜Ｄ７からは
出力されない。このデータ線Ｄ０からの出力信号は、バ
ッファメモリ２のバンクＢ１に相当するメモリチップＭ
１を選択するとともに、レジスタＲ１のアウトプットイ
ネーブル信号ＯＥ１としてゲート回路114 に出力され
る。

【００２１】以下、同様で、上位３ビットＡ₈ 〜Ａ₁₀が
「００１」のときはデータ線Ｄ１からのみ信号が出力さ
れて、バッファメモリ２のバンクＢ２に相当するメモリ
チップＭ１が選択されるとともに、レジスタＲ２のアウ
トプットイネーブル信号ＯＥ２がゲート回路114 に出力
される。上位３ビットＡ₈ 〜Ａ₁₀が「１１１」のときは
データ線Ｄ７からのみ信号が出力されて、バッファメモ
リ２のバンクＢ８に相当するメモリチップＭ８が選択さ
れるとともに、レジスタＲ８のアウトプットイネーブル
信号ＯＥ８がゲート回路114 に出力される。

【００２２】一致回路112 は下位８ビットＡ₀ 〜Ａ₇ の
データと、レジスタＰにセットされているデータとの比
較を行い、これらの内容が一致すれば、ゲート回路114
をオープンにする。レジスタＰには１つのバンクの最終
アドレス値が予め格納されている。この例では、下位８
ビットＡ₀ 〜Ａ₇ で１つのバンク内のアドレスを指定す
るから、その最終値として２５６＝「11111111」がセッ
トされている。なお、以下では、都合により、下位８ビ
ットＡ₀ 〜Ａ₇ をアドレスＡ₀ 〜Ａ₇ と記載する。

【００２３】以上のことをまとめると、本実施例のリン
グバッファ装置によるアドレスの発生は次のようにして
行われる。ライトカウンタ111 に書き込み開始のバンク
Ｂ１のポインタ「0000〜0 」がロードされると、デコー
ダ113 がその上位３ビットＡ₈ 〜Ａ₁₀をデコードして、
バッファメモリ２のバンクＢ１を指定するバンクセレク
ト信号Ｃ_S を出力するとともに、レジスタＲ１のアウト
プットイネーブル信号ＯＥ１をゲート回路114 に出力す
る。ライトカウンタ111 によって、１つずつカウントア
ップされるバンクＢ１のアドレスＡ₀ 〜Ａ₇ に、図１の
入力機器13からの入力データが順に書き込まれ、アドレ
スＡ₀ 〜Ａ₇ が最終値になるとゲート回路114 が開く。
すると、アウトプットイネーブル信号ＯＥ１がレジスタ
Ｒ１に出力され、レジスタＲ１にセットされているバン
クＢ２のポインタ「0010〜0 」がライトカウンタ111 に
ロードされる。

【００２４】以下、同様で、デコーダ113 はバンクＢ２
のポインタ「0010〜0 」の上位３ビットＡ₈ 〜Ａ₁₀をデ
コードして、バッファメモリ２のバンクＢ２を指定する
バンクセレクト信号Ｃ_S を出力するとともに、レジスタ
Ｒ２のアウトプットイネーブル信号ＯＥ２をゲート回路
114 に出力する。基本クロック信号ＣＬによって１つず
つカウントアップされるバンクＢ２のアドレスＡ₀ 〜Ａ
₇ がバンクＢ２の最終値（＝512)になると、ゲート回路
114 が開いてアウトプットイネーブル信号ＯＥ２がレジ
スタＲ２に出力され、レジスタＲ２にセットされている
バンクＢ３のポインタ「0100〜0 」がライトカウンタ11
1 にロードされる。

【００２５】このように、アドレスＡ₀ 〜Ａ₇ が各バン
クの最終値になる毎に、レジスタＲ１〜Ｒ８にセットさ
れているバンクのポインタが順に読み出されて、次のバ
ンクの指定がサイクリックに行われる。この動作はリー
ドライトフェーズ信号ＲＷＰが書き込み状態になってい
る間、続けられ、バンクＢ１〜Ｂ８に入力機器13からの
データが書き込まれる。

【００２６】リードライトフェーズ信号ＲＷＰが読み込
み状態に変わると、レジスタＲＢにセットされている読
み出し開始のバンクＢ１のポインタがリードカウンタ12
1 にロードされ、上記と同じ動作で順にバンクＢ１〜Ｂ
８が選択されて、データが出力機器14に読み出される。

【００２７】以上が、このリングバッファ装置の基本動
作である。バンクＢ１〜Ｂ８をサイクリックに選択する
という点において従来技術と同様の動作であるが、各バ
ンクのポインタをレジスタＲ１〜Ｒ８にセットしてこれ
を読み出すという点で相違がある（従来では単にリング
カウンタ等を用いてバンクＢ１〜Ｂ８を順に選択してい
る）。したがって、レジスタＲ１〜Ｒ８の読み出しを適
宜に選択することで特定のバンクが選択できる。すなわ
ち、メモリ機能が正常なバンクのポインタのみをレジス
タＲ１〜Ｒ８にセットし、それらを順に読み出すこと
で、異常なバンクが存在していてもリングバッファ動作
を継続できる。この処理について以下に説明する。

【００２８】まず、この装置の電源を投入した時点で、
図１に示したＲＯＭ３内のプログラムが立ち上がり、こ
れに従ってＣＰＵ１がメモリチェックを行う。なお、こ
のときに、レジスタＲＡ，レジスタＲ１〜Ｒ８，レジス
タＲＢに対して上記で説明したような各バンクのポイン
タがセットされ、リングバッファ動作の準備が行われ
る。また、ＲＡＭ４内にはメモリチェック用のデータと
して、１つのバンクの記憶容量と同一量のデータが予め
格納されているとする。このデータの内容は任意であ
る。

【００２９】ＣＰＵ１はＲＡＭ４内のデータを入力デー
タ保持部５にセットし、クロック発生回路10に対してリ
ードライトフェーズ信号ＲＷＰのサイクル（書き込み状
態と読み出し状態との繰り返し周期）を設定する。例え
ば、図５に示すように、バンクセレクト信号Ｃ_S が 256
×８回出力される毎に、書き込み状態と読み出し状態と
が繰り返されるように設定される。

【００３０】次に、入力データ保持部５にアウトプット
イネーブル信号を与えて、その内容を入力バッファ７に
転送し、クロック発生回路10から基本クロック信号ＣＬ
とリードライトフェーズ信号ＲＷＰとを出力させる。そ
して、図３のレジスタＲＡにセットされている書き込み
開始のバンクＢ１のポインタをライトカウンタ111 にロ
ードする。これにより、前述のリングバッファ動作が行
われ、バンクＢ１〜Ｂ８が順に指定されてメモリチェッ
ク用のデータが書き込まれる。なお、この例のメモリチ
ェックではバンクＢ１〜Ｂ８に同じデータが順に書き込
まれることになる。

【００３１】バンクＢ８へのデータの書き込みが終わる
と（バンクセレクト信号Ｃ_S が 256×８回出力される
と）、リードライトフェーズ信号ＲＷＰが読み出し状態
に変わる。ＣＰＵ１はこのタイミングで図３のレジスタ
ＲＢにセットされている読み出し開始のバンクＢ１のポ
インタをリードカウンタ121 にロードする。これによ
り、リングバッファ動作が行われ、バンクＢ１〜Ｂ８が
順に指定されてメモリチェック用のデータが読み出され
る。

【００３２】最初に読み出されたバンクＢ１のデータは
出力データ保持部６に一旦保持され、ＣＰＵ１によって
取り込まれ、ＲＡＭ４内のデータと比較される。この間
に、次に読み出されたバンクＢ２のデータが出力データ
保持部６に一旦保持される。このようにして、ＣＰＵ１
はＲＡＭ４内のデータと、バンクＢ１〜Ｂ８のデータと
を順に比較し、両データが一致していればそのバンクの
メモリ機能は正常であると判断し、また、一致していな
ければそのバンクのメモリ機能は異常であると判断す
る。

【００３３】ここで、バンクＢ２およびバンクＢ５のメ
モリ機能が異常であると判断されたとする。ＣＰＵ１
は、バンクＢ２のポインタがセットされているレジスタ
Ｒ１の内容およびバンクＢ５のポインタがセットされて
いるレジスタＲ４の内容を変更する。すなわち、レジス
タＲ１にはバンクＢ２の次に選択されるバンクＢ３のポ
インタをセットし、レジスタＲ４にはバンクＢ５の次に
選択されるバンクＢ６のポインタをセットする。

【００３４】ここであらためて、各レジスタＲ１〜Ｒ８
セットされているバンクのポインタを以下に列挙する。 ＊レジスタＲ１・・・バンクＢ３のポインタ「０１００
〜０」 レジスタＲ２・・・・バンクＢ３のポインタ「０１００
〜０」 レジスタＲ３・・・・バンクＢ４のポインタ「０１１０
〜０」 ＊レジスタＲ４・・・バンクＢ６のポインタ「１０１０
〜０」 レジスタＲ５・・・・バンクＢ６のポインタ「１０１０
〜０」 レジスタＲ６・・・・バンクＢ７のポインタ「１１００
〜０」 レジスタＲ７・・・・バンクＢ８のポインタ「１１１０
〜０」 レジスタＲ８・・・・バンクＢ１のポインタ「００００
〜０」

【００３５】「＊」印を付しているのが、今回のメモリ
チェックで内容が変更されたレジスタである。このよう
に、メモリ機能が正常であると判断されたバンクのみ、
レジスタＲ１〜Ｒ８にセットされる。

【００３６】以上がメモリチェック処理である。この処
理でセットされたレジスタの内容を用いて前述したリン
グバッファ動作を行うと以下のようになる（図３および
図４参照）。

【００３７】書き込み時において、レジスタＲＡからラ
イトカウンタ111 に書き込みを開始するバンクＢ１のポ
インタ「0000〜0 」がロードされると、デコーダ113 が
その上位３ビットＡ₈ 〜Ａ₁₀「０００」を10進数にデコ
ードして、「０」に対応しているデータ線Ｄ０から信号
を出力する。

【００３８】この出力信号がバンクＢ１に相当するメモ
リチップＭ１を選択するとともに、レジスタＲ１のアウ
トプットイネーブル信号ＯＥ１としてゲート回路114 に
出力される。ライトカウンタ111 は基本クロック信号Ｃ
Ｌの発生に伴って、アドレスＡ₀ 〜Ａ₇ を１つずつカウ
ントアップする。このアドレスＡ₀ 〜Ａ₇ に入力機器13
からの入力データが書き込まれていく。

【００３９】アドレスＡ₀ 〜Ａ₇ が最終値になると、ゲ
ート回路114 が開いてアウトプットイネーブル信号ＯＥ
１がレジスタＲ１に出力され、異常バンクＢ２でなく、
レジスタＲ１にセットされている正常バンクＢ３のポイ
ンタがライトカウンタ111 にロードされる。

【００４０】以下、同様で、デコーダ113 はバンクＢ３
のポインタ「0100〜0 」の上位３ビットＡ₈ 〜Ａ₁₀「０
１０」をデコードして、バッファメモリ２のバンクＢ３
を指定するとともに、レジスタＲ３のアウトプットイネ
ーブル信号ＯＥ３をゲート回路114 に出力する。ライト
カウンタ111 によって１つずつカウントアップされるア
ドレスＡ₀ 〜Ａ₇ が最終値になると、ゲート回路114 が
開いてアウトプットイネーブル信号ＯＥ３がレジスタＲ
３に出力され、レジスタＲ３にセットされているバンク
Ｂ４のポインタ「0110〜0 」がライトカウンタ111 にロ
ードされる。

【００４１】デコーダ113 はバンクＢ４のポインタの上
位３ビットＡ₈ 〜Ａ₁₀「０１１」をデコードして、バン
クＢ４を指定するとともに、レジスタＲ４のアウトプッ
トイネーブル信号ＯＥ４を出力する。これにより、次に
はレジスタＲ４にセットされているバンクＢ６がライト
カウンタ111 にロードされる。このように、レジスタＲ
１，Ｒ３，Ｒ４，Ｒ６，Ｒ７，Ｒ８のアウトプットイネ
ーブル信号ＯＥ１，ＯＥ３，ＯＥ４，・・・，が順に出
力されて、正常なバンクＢ１，Ｂ３，Ｂ４，・・・・，
が順に選択される。なお、データの読み出し時も同様に
してバンクの選択が行われる。よって、メモリ機能が異
常なバンクが存在していてもリングバッファ動作は支障
なく行われる。

【００４２】以上の実施例では、メモリ機能が正常なバ
ンクの選択をハードウエアを用いて実施したが、これを
ソフトウエアに代えて実施することもできる。例えば、
メモリチェックの結果、メモリ機能が正常であると判断
したバンクのポインタをＲＡＭ４に記憶しておき、図３
の一致回路112,122 からの信号に応じて、ＲＡＭ４に記
憶しているポインタを順にライトカウンタ111 あるいは
リードカウンタ121 にロードする。ただし、ＲＡＭ４へ
のアクセスタイムにより、実施例に比べると、若干処理
速度が低下する。また、信頼性の観点からもリングバッ
ファ動作をハードウエアで実施するのが好ましい。ハー
ドウエアで実施するためのその他の例を変形例として以
下に示す。

【００４３】＜変形例＞上述の実施例では、ＣＰＵ１に
よるメモリチェックを行う際にも、ライトアドレス発生
部11とリードアドレス発生部12とを用いてリングバッフ
ァ動作を実行していた。このため、レジスタＲ１〜Ｒ８
の内容をメモリチェックの結果により更新するという処
理を行っていた。この変形例はレジスタＲ１〜Ｒ８の内
容の変更を省くものである。したがって、メモリチェッ
クの際の書き込みアドレスの発生、および読み出しアド
レスの発生をＣＰＵ１によるソウトウエアの処理によっ
て行う。メモリチェックの際には、特に、前述のような
リングバッファ動作を行う必要はないからである。

【００４４】まず、ＣＰＵ１によりバンクＢ１のアドレ
スを順に発生させる。すなわち、図２に示すように、バ
ンクＢ１のアドレス「００００〜０」から「０００１〜
１」を発生させ、このアドレスにＲＡＭ４内に格納され
ているデータを書き込む。書き込み終了後、バンクＢ１
のデータを読み出してＲＡＭ４の内容と比較し、メモリ
チェックを行う。残りのバンクＢ２〜Ｂ８に対しても同
様にメモリチェックを行う。

【００４５】実施例と同じく、メモリチェックの結果、
バンクＢ２およびバンクＢ５のメモリ機能が異常である
と判断されたとする。ＣＰＵ１はメモリ機能が正常なバ
ンクのポインタのみをレジスタＲ１〜Ｒ８にセットす
る。すなわち、レジスタＲ１〜Ｒ８の内容は以下のよう
になる。 レジスタＲ１・・・バンクＢ１のポインタ「００００〜
０」 レジスタＲ２・・・バンクＢ３のポインタ「０１００〜
０」 レジスタＲ３・・・バンクＢ４のポインタ「０１１０〜
０」 レジスタＲ４・・・バンクＢ６のポインタ「１０１０〜
０」 レジスタＲ５・・・バンクＢ７のポインタ「１１００〜
０」 レジスタＲ６・・・バンクＢ８のポインタ「１１１０〜
０」 レジスタＲ７・・・使用せず レジスタＲ８・・・使用せず

【００４６】このレジスタＲ１〜Ｒ６のみを用いて、正
常なバンクのみをサイクリックに選択してリングバッフ
ァ動作を実行する。そのためのハードウエアの構成を図
６に示す。なお、この図には書き込みアドレスを発生す
る構成のみを記載し、読み出しアドレスを発生する構成
およびこれらを切り換えるマルチプレクサmux1〜mux8,
マルチプレクサMUX1,MUX2 の図示を省略している。

【００４７】図６において、レジスタＲ１〜Ｒ８，ライ
トカウンタ111,一致回路112,レジスタＰ，デコーダ113
は図４に記載したものと同様の構成回路である。ただ
し、デコーダ113 はバンクのポインタの上位３ビットＡ
₈ 〜Ａ₁₀をデコードして、バンクセレクト信号Ｃ_S のみ
を出力するようになっている。

【００４８】まず、図示を省略しているレジスタＲＡか
ら、書き込み開始のバンクＢ１のポインタがライトカウ
ンタ111 にロードされると、デコーダ113 がその上位３
ビットＡ₈ 〜Ａ₁₀「０００」をデコードして、バンクＢ
１を指定するバンクセレクト信号Ｃ_S をバッファメモリ
２に出力する。

【００４９】ライトカウンタ111 で１つずつカウントア
ップされたアドレスＡ₀ 〜Ａ₇ はバッファメモリ２に与
えられるとともに、一致回路112 に出力される。レジス
タＰにはアドレスＡ₀ 〜Ａ₇ の最終値が予めセットされ
ており、一致回路112 はライトカウンタ111 の出力値が
最終アドレス値になると信号を出力する。ここまでの動
作は、実施例の装置と同じである。

【００５０】一致回路112 の出力信号は、シフトレジス
タ60とカウンタ61とに与えられる。シフトレジスタ60の
出力はレジスタＲ１〜Ｒ８のアウトプットイネーブル端
子に接続されており、一致回路112 から信号が与えられ
るたびに、出力をシフトしていく。

【００５１】一方、カウンタ61は一致回路112 からの出
力信号をカウントし、カウント値を別の一致回路62に出
力する（以下、区別のためこの一致回路62を第２の一致
回路62とする) 。第２の一致回路62は、そのカウント値
とレジスタＱの内容とを比較し、一致した時点で、シフ
トレジスタ60をクリアする。レジスタＱには、ＣＰＵ１
によって正常なバンクの数が予めセットされる。この例
では正常なバンクの数として「６」がセットされる。

【００５２】したがって、１つのバンクのアドレスＡ₀
〜Ａ₇ が最終値になると、アウトプットイネーブル信号
ＯＥ１〜ＯＥ８がシフトレジスタ60から順に出力され、
レジスタＲ１〜Ｒ８にセットされているバンクのポイン
タが順にライトカウンタ111にロードされる。そして、
一致回路112 の出力信号の数が「６」になると、すなわ
ち、アウトプットイネーブル信号ＯＥ１〜ＯＥ６が出力
されると、第２の一致回路62がシフトレジスタ60をクリ
アする。引き続き、一致回路112 から信号が出力される
と、シフトレジスタ60は再びアウトプットイネーブル信
号ＯＥ１〜ＯＥ６を出力する。

【００５３】このように、正常なバンクのポインタをセ
ットしているレジスタＲ１〜Ｒ６のアウトプットイネー
ブル信号ＯＥ１〜ＯＥ６のみが順に出力され、未使用の
レジスタＲ７，Ｒ８に対するアウトプットイネーブル信
号ＯＥ７，８は出力されず、正常なバンクのみがサイク
リックに選択される。

【００５４】

【発明の効果】以上の説明から明らかなように、本発明
のリングバッファ装置によれば、メモリ機能が正常であ
るバンクのアドレスを保持し、そのバンクのアドレスを
サイクリックに読み出して、バッファメモリへのデータ
の読み書きを行うので、バッファメモリにメモリ機能が
異常なバンクが存在していても、そのバンクを選択する
ことがなくリングバッファ動作を継続することができ
る。したがって、メモリ機能の復旧作業に取りかかるま
での応急処置的な対応が可能となり、リングバッファ装
置の停止、ひいてはこのリングバッファ装置を用いてデ
ータを入出力する装置の停止を避けることができ、実用
上有効である。

【図面の簡単な説明】

【図１】本発明の一実施例に係るリングバッファ装置の
概略構成を示したブロック図である。

【図２】バッファメモリのバンクを模式的に示した図で
ある。

【図３】リングバッファ装置の要部を示したブロック図
である。

【図４】さらにその一部を詳細に示したブロック図であ
る。

【図５】リードライトフェーズ信号ＲＷＰの一設定例を
示した図である。

【図６】変形例としてのリングバッファ装置の要部を示
した図である。

【符号の説明】

１・・・ＣＰＵ ２・・・バッファメモリ ３・・・ＲＯＭ ４・・・ＲＡＭ ９・・・アドレス保持部 11・・・ライトアドレス発生部 12・・・リードアドレス発生部

Claims (1)

【特許請求の範囲】
1. 【請求項１】 バッファメモリの記憶領域を複数の単位
   領域（バンク）に分割し、各バンクへのデータの読み書
   きをサイクリックに行うリングバッファ装置において、 前記各バンクのメモリ機能が正常であるか異常であるか
   を検出する手段と、 メモリ機能が正常であるバンクのアドレスを保持する手
   段と、 保持されているバンクのアドレスをサイクリックに読み
   出す手段と、 読み出したアドレスに対してデータの読み書きを行う手
   段と、 を備えたことを特徴とするリングバッファ装置。