JPH0836879A - Ｒａｍ及びそれを用いた記憶装置 - Google Patents
Ｒａｍ及びそれを用いた記憶装置Info
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- JPH0836879A JPH0836879A JP6170759A JP17075994A JPH0836879A JP H0836879 A JPH0836879 A JP H0836879A JP 6170759 A JP6170759 A JP 6170759A JP 17075994 A JP17075994 A JP 17075994A JP H0836879 A JPH0836879 A JP H0836879A
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Abstract
(57)【要約】
【目的】本発明に係るＲＡＭは、データ幅の一部のデー
タについてライト可能である。 【構成】本発明に係るＲＡＭは、チップ１内に複数のメ
モリセルＭ０〜Ｍ３を有するＲＡＭ１において、前記複
数のメモリセルＭ０〜Ｍ３を複数のグループに分割し、
この分割されたグループ毎のメモリセルＭ０，Ｍ１また
はＭ２，Ｍ３に対し、独立のライトイネーブル信号ＷＥ
１、ＷＥ２を与えるよう配線した。
タについてライト可能である。 【構成】本発明に係るＲＡＭは、チップ１内に複数のメ
モリセルＭ０〜Ｍ３を有するＲＡＭ１において、前記複
数のメモリセルＭ０〜Ｍ３を複数のグループに分割し、
この分割されたグループ毎のメモリセルＭ０，Ｍ１また
はＭ２，Ｍ３に対し、独立のライトイネーブル信号ＷＥ
１、ＷＥ２を与えるよう配線した。
Description
【０００１】
【産業上の利用分野】この発明は、ＥＣＣビットを付加
してデータを記憶する場合に好適なＲＡＭ及びそれを用
いた記憶装置に関するものである。
してデータを記憶する場合に好適なＲＡＭ及びそれを用
いた記憶装置に関するものである。
【０００２】
【従来の技術】従来、計算機の主記憶としてＲＡＭを用
いる場合には、ＲＡＭのソフトエラーの対策として誤り
訂正符号（ＥＣＣ）を付加して記憶することが行われて
いる。例えば、３２ビットのフルワードデータ（Ｆ／
Ｗ）に対しては、７ビットのＥＣＣを付加することによ
り、１ビット誤りについてはこれを訂正可能とし、２ビ
ット誤りについてはこれを検出可能とする。
いる場合には、ＲＡＭのソフトエラーの対策として誤り
訂正符号（ＥＣＣ）を付加して記憶することが行われて
いる。例えば、３２ビットのフルワードデータ（Ｆ／
Ｗ）に対しては、７ビットのＥＣＣを付加することによ
り、１ビット誤りについてはこれを訂正可能とし、２ビ
ット誤りについてはこれを検出可能とする。
【０００３】ところで、３２ビットのデータを記憶する
ためには、１個のＲＡＭを用いるのではなく、ＲＡＭの
データ幅に応じて複数個により記憶装置を構成する。例
えば、データ幅が４ビットのＲＡＭを用いると、３２ビ
ットのデータを格納するために、ＥＣＣの７ビットを加
えた３９ビットを格納する必要から、１０個のＲＡＭが
必要となる。更に、データの記憶としては、フルワード
の記憶以外に、フルワードの倍の６４ビットからなるダ
ブルワード（Ｄ／Ｗ）で記憶を行う手法が採用されるこ
ともある。この場合には、データ幅が４ビットのＲＡＭ
が２０個必要になり、更に、データ記憶方法としては、
次の２通りが知られている。
ためには、１個のＲＡＭを用いるのではなく、ＲＡＭの
データ幅に応じて複数個により記憶装置を構成する。例
えば、データ幅が４ビットのＲＡＭを用いると、３２ビ
ットのデータを格納するために、ＥＣＣの７ビットを加
えた３９ビットを格納する必要から、１０個のＲＡＭが
必要となる。更に、データの記憶としては、フルワード
の記憶以外に、フルワードの倍の６４ビットからなるダ
ブルワード（Ｄ／Ｗ）で記憶を行う手法が採用されるこ
ともある。この場合には、データ幅が４ビットのＲＡＭ
が２０個必要になり、更に、データ記憶方法としては、
次の２通りが知られている。
【０００４】第１の手法は、図９に示されている通り、
６４ビットを上位３２ビットと下位３２ビットに分け、
それぞれに７ビットのＥＣＣ（チェックコード）を付加
し、空の１ビットと合わせて４０ビットのデータを２つ
作成する。この各４０ビットを４ビットずつに分割し
て、分割した４ビットずつを４ビットのデータ幅のＲＡ
Ｍに記憶する。従って、上位ビット用に１０個、下位ビ
ット用に１０個、合計２０個のＲＡＭが使用される。
６４ビットを上位３２ビットと下位３２ビットに分け、
それぞれに７ビットのＥＣＣ（チェックコード）を付加
し、空の１ビットと合わせて４０ビットのデータを２つ
作成する。この各４０ビットを４ビットずつに分割し
て、分割した４ビットずつを４ビットのデータ幅のＲＡ
Ｍに記憶する。従って、上位ビット用に１０個、下位ビ
ット用に１０個、合計２０個のＲＡＭが使用される。
【０００５】また、第２の手法は、第１０図に示される
通り、図９の手法と同様に、６４ビットを上位３２ビッ
トと下位３２ビットに分け、それぞれに７ビットのＥＣ
Ｃ（チェックコード）を付加し、空の１ビットと合わせ
て４０ビットのデータを２つ作成する。この各４０ビッ
トを２ビットずつに分割して、分割した２ビットずつを
対応する上位側と下位側とで組み合わせて４ビットと
し、これを４ビットのデータ幅のＲＡＭに記憶する。従
って、合計で２０個のＲＡＭが使用される。
通り、図９の手法と同様に、６４ビットを上位３２ビッ
トと下位３２ビットに分け、それぞれに７ビットのＥＣ
Ｃ（チェックコード）を付加し、空の１ビットと合わせ
て４０ビットのデータを２つ作成する。この各４０ビッ
トを２ビットずつに分割して、分割した２ビットずつを
対応する上位側と下位側とで組み合わせて４ビットと
し、これを４ビットのデータ幅のＲＡＭに記憶する。従
って、合計で２０個のＲＡＭが使用される。
【０００６】図１１には、従来例に係る１Ｍビット×４
ビット幅のＲＡＭ１００の構成が示されている。このＲ
ＡＭ１００には、４個のメモリセルＭ０〜Ｍ３が備えら
れており、これに１０ビット幅のアドレス端子Ａ０〜Ａ
９から、カラムアドレスとローアドレスとが順次に与え
られてアドレス指定が行われる。ＯＥ，ＷＥはそれぞ
れ、アウトプットイネーブル端子、ライトイネーブル端
子であって、リードサイクルの所定のタイミングでＯＥ
端子に、ライトサイクルの所定のタイミングでＷＥ端子
に、それぞれＬレベルの信号を与えて、リード、ライト
を行う。Ｉ／Ｏ０〜Ｉ／Ｏ３は入出力端子を示す。な
お、ＲＡＳ（ローアドレスストローブ）端子、ＣＡＳ
（カラムアドレスストローブ）端子は省略してある。
ビット幅のＲＡＭ１００の構成が示されている。このＲ
ＡＭ１００には、４個のメモリセルＭ０〜Ｍ３が備えら
れており、これに１０ビット幅のアドレス端子Ａ０〜Ａ
９から、カラムアドレスとローアドレスとが順次に与え
られてアドレス指定が行われる。ＯＥ，ＷＥはそれぞ
れ、アウトプットイネーブル端子、ライトイネーブル端
子であって、リードサイクルの所定のタイミングでＯＥ
端子に、ライトサイクルの所定のタイミングでＷＥ端子
に、それぞれＬレベルの信号を与えて、リード、ライト
を行う。Ｉ／Ｏ０〜Ｉ／Ｏ３は入出力端子を示す。な
お、ＲＡＳ（ローアドレスストローブ）端子、ＣＡＳ
（カラムアドレスストローブ）端子は省略してある。
【０００７】図１２には、上記ＲＡＭ１００を２０個用
いて構成したＤ／Ｗの記憶装置２００が示されている。
この記憶装置２００は、図１０で説明したデータ記憶方
式を採用しており、上位３２ビットにＥＣＣの７ビット
と空の１ビットとを加えた４０ビットと下位３２ビット
にＥＣＣの７ビットと空の１ビットとを加えた４０ビッ
トとを、それぞれ２ビットずつに分割して、対応する上
位側下位側の２ビットずつを合わせて４ビットとし、各
ＲＡＭ１００に格納する。
いて構成したＤ／Ｗの記憶装置２００が示されている。
この記憶装置２００は、図１０で説明したデータ記憶方
式を採用しており、上位３２ビットにＥＣＣの７ビット
と空の１ビットとを加えた４０ビットと下位３２ビット
にＥＣＣの７ビットと空の１ビットとを加えた４０ビッ
トとを、それぞれ２ビットずつに分割して、対応する上
位側下位側の２ビットずつを合わせて４ビットとし、各
ＲＡＭ１００に格納する。
【０００８】
【発明が解決しようとする課題】以上の通り、ＲＡＭに
対するデータの記憶手法には、図９に示した手法と、図
１０に示した手法との２通りが知られているが、それぞ
れ次のような問題がある。まず、図９の手法によると、
１つのＲＡＭにハードウエアの故障が生じると、４ビッ
トが不確定な値となる。従って、図９の如く、３２ビッ
トに７ビットのＥＣＣを付加して、１ビット誤りについ
てはこれを訂正可能とし、２ビット誤りについてはこれ
を検出可能とする場合には、３ビット以上が誤りとなる
上記故障に気付かず処理動作が継続される可能性があ
る。
対するデータの記憶手法には、図９に示した手法と、図
１０に示した手法との２通りが知られているが、それぞ
れ次のような問題がある。まず、図９の手法によると、
１つのＲＡＭにハードウエアの故障が生じると、４ビッ
トが不確定な値となる。従って、図９の如く、３２ビッ
トに７ビットのＥＣＣを付加して、１ビット誤りについ
てはこれを訂正可能とし、２ビット誤りについてはこれ
を検出可能とする場合には、３ビット以上が誤りとなる
上記故障に気付かず処理動作が継続される可能性があ
る。
【０００９】上記に対し、図１０に示した手法では、１
つのＲＡＭにハードウエアの故障が生じるなど、３ビッ
ト以上の誤りが生じた場合には、当該ＲＡＭのデータが
２ビットずつに分割されて上位側と下位側とに読み出さ
れるので、上位側と下位側とのそれぞれで、ハードウエ
ア故障を検出できる。
つのＲＡＭにハードウエアの故障が生じるなど、３ビッ
ト以上の誤りが生じた場合には、当該ＲＡＭのデータが
２ビットずつに分割されて上位側と下位側とに読み出さ
れるので、上位側と下位側とのそれぞれで、ハードウエ
ア故障を検出できる。
【００１０】ところが、図１０の手法では、Ｆ／Ｗライ
トを行う場合には、このＦ／Ｗライトされない側（上位
側或いは下位側）のデータ（ＲＡＭ内の２ビット）を現
状に維持するため、リードモディファイライトが必要と
なるので、Ｄ／Ｗライトの場合（上位側及び下位側を全
てライトする場合）に比べて、命令の実行に２〜３倍の
マシンサイクルが必要となる問題点が生じる。
トを行う場合には、このＦ／Ｗライトされない側（上位
側或いは下位側）のデータ（ＲＡＭ内の２ビット）を現
状に維持するため、リードモディファイライトが必要と
なるので、Ｄ／Ｗライトの場合（上位側及び下位側を全
てライトする場合）に比べて、命令の実行に２〜３倍の
マシンサイクルが必要となる問題点が生じる。
【００１１】つまり、Ｄ／Ｗライトの場合には、図１４
に示すように、ローアドレスを出力し、ＲＡＳをＬレベ
ルに遷移させ、更にＩ／Ｏ端子にライトデータ（Ｄ／
Ｗ）を与えると共に、カラムアドレスを出力し、ＷＥを
Ｌレベルに遷移させ更にＣＡＳをＬレベルに遷移させる
ことにより、Ｄ／Ｗライト命令が完了する。
に示すように、ローアドレスを出力し、ＲＡＳをＬレベ
ルに遷移させ、更にＩ／Ｏ端子にライトデータ（Ｄ／
Ｗ）を与えると共に、カラムアドレスを出力し、ＷＥを
Ｌレベルに遷移させ更にＣＡＳをＬレベルに遷移させる
ことにより、Ｄ／Ｗライト命令が完了する。
【００１２】これに対し、Ｆ／Ｗライトの場合には、図
１３に示される通り、現状のデータ（Ｄ／Ｗ）を読み出
すために最初の４Ｔ（マシンサイクル）を要し、この読
み出したＤ／Ｗの半分（上位側）であるＦ／ＷをＥＣＣ
付きで入替えて、書き込むべきデータ（Ｄ／Ｗ）を用意
するために４Ｔを要し、更にこれを書き込むために４Ｔ
を要する。なお、この例では、リードライト及びデータ
組み替えに４マシンサイクルが必要とした。この様に、
図１０に示した手法によると、Ｆ／Ｗライトのときに
は、Ｄ／Ｗライトに比べて３倍以上の時間を要すること
が判る。
１３に示される通り、現状のデータ（Ｄ／Ｗ）を読み出
すために最初の４Ｔ（マシンサイクル）を要し、この読
み出したＤ／Ｗの半分（上位側）であるＦ／ＷをＥＣＣ
付きで入替えて、書き込むべきデータ（Ｄ／Ｗ）を用意
するために４Ｔを要し、更にこれを書き込むために４Ｔ
を要する。なお、この例では、リードライト及びデータ
組み替えに４マシンサイクルが必要とした。この様に、
図１０に示した手法によると、Ｆ／Ｗライトのときに
は、Ｄ／Ｗライトに比べて３倍以上の時間を要すること
が判る。
【００１３】本発明はこの様な従来のＲＡＭ及びそれを
用いた記憶装置の問題点を解決せんとしてなされたもの
で、その目的は、データ幅の一部のデータについてライ
ト可能であるＲＡＭを提供することであり、また、誤り
訂正用ビットを付加してデータを記憶する場合に好適で
あり、Ｆ／Ｗライトの場合においてもＤ／Ｗライトと等
しいサイクルで命令を実行できる上記ＲＡＭを用いた記
憶装置を提供することである。
用いた記憶装置の問題点を解決せんとしてなされたもの
で、その目的は、データ幅の一部のデータについてライ
ト可能であるＲＡＭを提供することであり、また、誤り
訂正用ビットを付加してデータを記憶する場合に好適で
あり、Ｆ／Ｗライトの場合においてもＤ／Ｗライトと等
しいサイクルで命令を実行できる上記ＲＡＭを用いた記
憶装置を提供することである。
【００１４】
【課題を解決するための手段】そこで本発明では、チッ
プ内に複数のメモリセルを有するＲＡＭにおいて、前記
複数のメモリセルを複数のグループに分割し、この分割
されたグループ毎のメモリセルに対し、独立のライトイ
ネーブル信号を与えるよう配線してＲＡＭを構成した。
プ内に複数のメモリセルを有するＲＡＭにおいて、前記
複数のメモリセルを複数のグループに分割し、この分割
されたグループ毎のメモリセルに対し、独立のライトイ
ネーブル信号を与えるよう配線してＲＡＭを構成した。
【００１５】また本発明では、上記ＲＡＭについて、ラ
イトイネーブル信号の数を偶数としてＲＡＭを構成し
た。
イトイネーブル信号の数を偶数としてＲＡＭを構成し
た。
【００１６】また、本発明では、チップ内に複数のメモ
リセルを有するＲＡＭであって、前記複数のメモリセル
を複数のグループに分割し、この分割されたグループ毎
のメモリセルに対し、独立のライトイネーブル信号を与
えるよう配線されたＲＡＭを複数用いると共に、前記グ
ループの数と同一のデータワードのそれぞれを複数に分
割し、各データワードにおいて分割された単位の対応ビ
ットをそれぞれ同一のＲＡＭに記憶するようにして記憶
装置を構成した。
リセルを有するＲＡＭであって、前記複数のメモリセル
を複数のグループに分割し、この分割されたグループ毎
のメモリセルに対し、独立のライトイネーブル信号を与
えるよう配線されたＲＡＭを複数用いると共に、前記グ
ループの数と同一のデータワードのそれぞれを複数に分
割し、各データワードにおいて分割された単位の対応ビ
ットをそれぞれ同一のＲＡＭに記憶するようにして記憶
装置を構成した。
【００１７】また、本発明では、チップ内に偶数２Ｎの
メモリセルを有するＲＡＭであって、前記偶数のメモリ
セルを２のグループに分割し、この分割されたグループ
毎のメモリセルに対し、独立のライトイネーブル信号を
与えるよう配線されたＲＡＭを２個用いると共に、前記
グループの数と同一の２データワードのそれぞれをＮに
分割し、各データワードにおいて分割された単位ビット
Ｎの対応ビットをそれぞれ同一のＲＡＭに記憶するよう
にして記憶装置を構成した。
メモリセルを有するＲＡＭであって、前記偶数のメモリ
セルを２のグループに分割し、この分割されたグループ
毎のメモリセルに対し、独立のライトイネーブル信号を
与えるよう配線されたＲＡＭを２個用いると共に、前記
グループの数と同一の２データワードのそれぞれをＮに
分割し、各データワードにおいて分割された単位ビット
Ｎの対応ビットをそれぞれ同一のＲＡＭに記憶するよう
にして記憶装置を構成した。
【００１８】
【作用】上記本願発明のＲＡＭによると、１チップ内
に、複数のメモリセルグループがあり、このグループ毎
にライトイネーブル信号によりデータのライトを行うこ
とができ、１つのＲＡＭでありながら、恰も同一データ
幅のＲＡＭが複数集合して構成されたメモリのように機
能する。
に、複数のメモリセルグループがあり、このグループ毎
にライトイネーブル信号によりデータのライトを行うこ
とができ、１つのＲＡＭでありながら、恰も同一データ
幅のＲＡＭが複数集合して構成されたメモリのように機
能する。
【００１９】また、請求項２記載のＲＡＭによると、ラ
イトイネーブル信号の数が偶数とされており、偶数ワー
ドを単位として処理するシステムにおいて、各ワード毎
に書き込みが可能である。
イトイネーブル信号の数が偶数とされており、偶数ワー
ドを単位として処理するシステムにおいて、各ワード毎
に書き込みが可能である。
【００２０】また、請求項３に記載の記憶装置による
と、複数のＲＡＭのそれぞれに、１ワードの一部分を記
憶して用いることになり、ＲＡＭの故障の場合に１ワー
ド中の誤りビット数が少なくなり、誤りの検出、訂正を
容易とする。また、複数のライトイネーブル信号を選択
的にアクティブとして、１部のビットの書き替えが可能
であり、Ｆ／Ｗライト等の場合のサイクル数を従来より
少なくできる。
と、複数のＲＡＭのそれぞれに、１ワードの一部分を記
憶して用いることになり、ＲＡＭの故障の場合に１ワー
ド中の誤りビット数が少なくなり、誤りの検出、訂正を
容易とする。また、複数のライトイネーブル信号を選択
的にアクティブとして、１部のビットの書き替えが可能
であり、Ｆ／Ｗライト等の場合のサイクル数を従来より
少なくできる。
【００２１】更に、請求項４に記載の記憶装置による
と、偶数ワードを単位として処理するシステムにおい
て、各ワード毎に書き込みが可能である。
と、偶数ワードを単位として処理するシステムにおい
て、各ワード毎に書き込みが可能である。
【００２２】
【実施例】以下添付図面を参照して本発明の実施例に係
るＲＡＭ及びそれを用いた記憶装置を説明する。各図面
において、同一の構成要素には、同一の符号を付して重
複する説明を省略する。図１には、実施例に係る１Ｍビ
ット×４ビット幅のＲＡＭ１の構成が示されている。こ
のＲＡＭ１には、４個のメモリセルＭ０〜Ｍ３が備えら
れており、これに１０ビット幅のアドレス端子Ａ０〜Ａ
９から、カラムアドレスとローアドレスとが順次に与え
られてアドレス指定が行われる。アドレス端子Ａ０〜Ａ
９から与えられたカラムアドレスは図示せぬＣＡＳ信号
がＬレベルに遷移させられることで、カラムアドレスバ
ッファ３にセットされ、カラムデコーダ４によりデコー
ドされて１０２４ビット中の所定の１ビットが指定され
るようにアクティブ信号がメモリセルＭ０〜Ｍ３のカラ
ム端子Ｃに送出される。一方、アドレス端子Ａ０〜Ａ９
から与えられたローアドレスは図示せぬＲＡＳ信号がＬ
レベルに遷移させられることで、ローアドレスバッファ
５にセットされ、ローデコーダ６によりデコードされて
１０２４ビット中の所定の１ビットが指定されるように
アクティブ信号がメモリセルＭ０〜Ｍ３のロー端子Ｒに
送出される。ＯＥは、アウトプットイネーブル端子であ
って、リードサイクルの所定のタイミングでこのＯＥ端
子にＬレベルの信号が与えられると、メモリセルＭ０〜
Ｍ３のアウトプット端子Ｏへ至り、入出力端子Ｉ／Ｏ０
〜Ｉ／Ｏ３からデータが出力されリードを行うことが可
能となる。
るＲＡＭ及びそれを用いた記憶装置を説明する。各図面
において、同一の構成要素には、同一の符号を付して重
複する説明を省略する。図１には、実施例に係る１Ｍビ
ット×４ビット幅のＲＡＭ１の構成が示されている。こ
のＲＡＭ１には、４個のメモリセルＭ０〜Ｍ３が備えら
れており、これに１０ビット幅のアドレス端子Ａ０〜Ａ
９から、カラムアドレスとローアドレスとが順次に与え
られてアドレス指定が行われる。アドレス端子Ａ０〜Ａ
９から与えられたカラムアドレスは図示せぬＣＡＳ信号
がＬレベルに遷移させられることで、カラムアドレスバ
ッファ３にセットされ、カラムデコーダ４によりデコー
ドされて１０２４ビット中の所定の１ビットが指定され
るようにアクティブ信号がメモリセルＭ０〜Ｍ３のカラ
ム端子Ｃに送出される。一方、アドレス端子Ａ０〜Ａ９
から与えられたローアドレスは図示せぬＲＡＳ信号がＬ
レベルに遷移させられることで、ローアドレスバッファ
５にセットされ、ローデコーダ６によりデコードされて
１０２４ビット中の所定の１ビットが指定されるように
アクティブ信号がメモリセルＭ０〜Ｍ３のロー端子Ｒに
送出される。ＯＥは、アウトプットイネーブル端子であ
って、リードサイクルの所定のタイミングでこのＯＥ端
子にＬレベルの信号が与えられると、メモリセルＭ０〜
Ｍ３のアウトプット端子Ｏへ至り、入出力端子Ｉ／Ｏ０
〜Ｉ／Ｏ３からデータが出力されリードを行うことが可
能となる。
【００２３】本実施例では、４個のメモリセルＭ０〜Ｍ
３を２グループに分割し、メモリセルＭ０，Ｍ１のライ
ト端子Ｗにライトイネーブル端子ＷＥ１からライトイネ
ーブル信号を与え、メモリセルＭ２，Ｍ３のライト端子
Ｗにライトイネーブル端子ＷＥ２からライトイネーブル
信号を与えるように構成してある。
３を２グループに分割し、メモリセルＭ０，Ｍ１のライ
ト端子Ｗにライトイネーブル端子ＷＥ１からライトイネ
ーブル信号を与え、メモリセルＭ２，Ｍ３のライト端子
Ｗにライトイネーブル端子ＷＥ２からライトイネーブル
信号を与えるように構成してある。
【００２４】図２には、メモリセルＭ（Ｍ０〜Ｍ３に同
じ）の内部構成が示されている。カラムを指定する信号
Ｃはセンスアンプ・Ｉ／Ｏゲート１２に与えられ、ロー
を指定する信号Ｒはメモリアレイ１１に与えられ、両信
号によりクロスするメモリアレイ１１の１ビットが指定
される。センスアンプ・Ｉ／Ｏゲート１２は、データ入
力バッファ１３、データ出力バッファ１４に接続されて
いる。ライト端子Ｗにライトイネーブル信号ＷＥがＬレ
ベルに遷移して到来すると、入出力端子Ｉ／Ｏのデータ
がデータ入力バッファに取り込まれ、センスアンプ・Ｉ
／Ｏゲート１２を介してメモリアレイ１１の指定ビット
に書き込まれる。また、アウトプット端子Ｏにアウトプ
ットイネーブル信号ＯＥがＬレベルに遷移して到来する
と、メモリアレイ１１の指定ビットがセンスアンプ・Ｉ
／Ｏゲート１２を介してデータ出力バッファ１４へ至
り、入出力端子Ｉ／Ｏへ送出される。
じ）の内部構成が示されている。カラムを指定する信号
Ｃはセンスアンプ・Ｉ／Ｏゲート１２に与えられ、ロー
を指定する信号Ｒはメモリアレイ１１に与えられ、両信
号によりクロスするメモリアレイ１１の１ビットが指定
される。センスアンプ・Ｉ／Ｏゲート１２は、データ入
力バッファ１３、データ出力バッファ１４に接続されて
いる。ライト端子Ｗにライトイネーブル信号ＷＥがＬレ
ベルに遷移して到来すると、入出力端子Ｉ／Ｏのデータ
がデータ入力バッファに取り込まれ、センスアンプ・Ｉ
／Ｏゲート１２を介してメモリアレイ１１の指定ビット
に書き込まれる。また、アウトプット端子Ｏにアウトプ
ットイネーブル信号ＯＥがＬレベルに遷移して到来する
と、メモリアレイ１１の指定ビットがセンスアンプ・Ｉ
／Ｏゲート１２を介してデータ出力バッファ１４へ至
り、入出力端子Ｉ／Ｏへ送出される。
【００２５】以上のように構成されたＲＡＭ１のピン配
置が図３に示されている。図のように２つのライトイネ
ーブル端子ＷＥ１、ＷＥ２と、ＲＡＳ、ＣＡＳの信号端
子、アウトプットイネーブル端子ＯＥ、更には、アドレ
ス端子（１０ビット）、データ１端子（上位側分２ビッ
ト）、データ端子２（下位側分２ビット）が備えられて
いる。
置が図３に示されている。図のように２つのライトイネ
ーブル端子ＷＥ１、ＷＥ２と、ＲＡＳ、ＣＡＳの信号端
子、アウトプットイネーブル端子ＯＥ、更には、アドレ
ス端子（１０ビット）、データ１端子（上位側分２ビッ
ト）、データ端子２（下位側分２ビット）が備えられて
いる。
【００２６】本発明の実施例では、上記のＲＡＭ１を２
０個用いて図５に示す記憶装置３００、図６に示す記憶
装置４００を構成する。記憶装置３００は図９に示した
記憶方式を採用しており、記憶装置４００は図１０に示
した記憶方式を採用している。この記憶装置３００、或
いは記憶装置４００にＤ／Ｗデータ６４ビットをＥＣＣ
を付加して記憶するために、図４に示すように、例え
ば、コンピュータシステムが、上位３２ビット、下位３
２ビットのデータをレジスタ２０に用意し、それぞれＥ
ＣＣ生成器３０Ａ、３０Ｂにより７ビットのＥＣＣを生
成させる。ここに、ＥＣＣ生成器３２Ａ、３２Ｂは、３
２ビットのフルワードデータ（Ｆ／Ｗ）に対して、７ビ
ットのＥＣＣを生成し、１ビット誤りについてはこれを
訂正可能とし、２ビット誤りについてはこれを検出可能
とする。レジスタ２０の上位、下位の３２と、ＥＣＣ生
成器３２Ａ、３２Ｂのそれぞれにより生成された各７ビ
ットのＥＣＣと空ビットとにより、図のように８０ビッ
トのデータを作成しレジスタ４０に保持する。
０個用いて図５に示す記憶装置３００、図６に示す記憶
装置４００を構成する。記憶装置３００は図９に示した
記憶方式を採用しており、記憶装置４００は図１０に示
した記憶方式を採用している。この記憶装置３００、或
いは記憶装置４００にＤ／Ｗデータ６４ビットをＥＣＣ
を付加して記憶するために、図４に示すように、例え
ば、コンピュータシステムが、上位３２ビット、下位３
２ビットのデータをレジスタ２０に用意し、それぞれＥ
ＣＣ生成器３０Ａ、３０Ｂにより７ビットのＥＣＣを生
成させる。ここに、ＥＣＣ生成器３２Ａ、３２Ｂは、３
２ビットのフルワードデータ（Ｆ／Ｗ）に対して、７ビ
ットのＥＣＣを生成し、１ビット誤りについてはこれを
訂正可能とし、２ビット誤りについてはこれを検出可能
とする。レジスタ２０の上位、下位の３２と、ＥＣＣ生
成器３２Ａ、３２Ｂのそれぞれにより生成された各７ビ
ットのＥＣＣと空ビットとにより、図のように８０ビッ
トのデータを作成しレジスタ４０に保持する。
【００２７】図５の記憶装置３００にＤ／Ｗライトで記
憶するため、例えば、ＣＰＵが２０個のＲＡＭ１を同時
にアクセスする。つまり、データライトの場合には、デ
ータバス（６４ビット）にレジスタ４０のデータをセッ
トし、アドレスバス（１０ビット）に所定のアドレスを
ローアドレス、カラムアドレスの順で出力し、ＲＡＳ、
ＣＡＳを制御し、ライトネーブル端子ＷＥ１，ＷＥ２へ
共にＬレベルの信号を送出する。これにより、２０個の
各ＲＡＭ１の同一アドレスに、所定データが書き込まれ
る。Ｆ／Ｗライトの時には、上記Ｄ／Ｗライト時の動作
に基本的に等しい動作を行い、ライトネーブル端子ＷＥ
１，ＷＥ２の所望の側にＬレベルの信号を送出する。一
方、記憶装置３００からデータを読み出すためには、ア
ドレスバス（１０ビット）に所定のアドレスをローアド
レス、カラムアドレスの順で出力し、ＲＡＳ、ＣＡＳを
制御し、アウトプットイネーブル端子ＯＥへＬレベルの
信号を送出する。
憶するため、例えば、ＣＰＵが２０個のＲＡＭ１を同時
にアクセスする。つまり、データライトの場合には、デ
ータバス（６４ビット）にレジスタ４０のデータをセッ
トし、アドレスバス（１０ビット）に所定のアドレスを
ローアドレス、カラムアドレスの順で出力し、ＲＡＳ、
ＣＡＳを制御し、ライトネーブル端子ＷＥ１，ＷＥ２へ
共にＬレベルの信号を送出する。これにより、２０個の
各ＲＡＭ１の同一アドレスに、所定データが書き込まれ
る。Ｆ／Ｗライトの時には、上記Ｄ／Ｗライト時の動作
に基本的に等しい動作を行い、ライトネーブル端子ＷＥ
１，ＷＥ２の所望の側にＬレベルの信号を送出する。一
方、記憶装置３００からデータを読み出すためには、ア
ドレスバス（１０ビット）に所定のアドレスをローアド
レス、カラムアドレスの順で出力し、ＲＡＳ、ＣＡＳを
制御し、アウトプットイネーブル端子ＯＥへＬレベルの
信号を送出する。
【００２８】図６に示す記憶装置４００は、レジスタ４
０の上位側４０ビット及び下位側４０ビットを２ビット
ずつに分割し、対応の２ビットずつを組み合わせて１つ
のＲＡＭ１に導くようにデータバスが接続されている。
０の上位側４０ビット及び下位側４０ビットを２ビット
ずつに分割し、対応の２ビットずつを組み合わせて１つ
のＲＡＭ１に導くようにデータバスが接続されている。
【００２９】図６の記憶装置４００に、Ｆ／Ｗライトす
る場合と、Ｄ／Ｗライトする場合とを説明する。Ｆ／Ｗ
ライトする場合には、例えば、ＣＰＵが、図７に示すよ
うに、アドレスバス（１０ビット）に所定のアドレスを
ローアドレス、カラムアドレスの順で出力し、ＲＡＳ、
ＣＡＳを制御し、データバス（６４ビット）にレジスタ
４０のデータをセットし（勿論、ライトされない側の４
０ビットは不定で良い。）、ライトネーブル端子ＷＥ１
へＬレベルの信号を送出する。これにより、２０個の各
ＲＡＭ１のメモリセルＭ０、Ｍ１に、２ビットの所定デ
ータが書き込まれる。つまり、上位側の書き込みがなさ
れる。下位側の書き込みのときには、ライトネーブル端
子ＷＥ２へＬレベルの信号を送出する。
る場合と、Ｄ／Ｗライトする場合とを説明する。Ｆ／Ｗ
ライトする場合には、例えば、ＣＰＵが、図７に示すよ
うに、アドレスバス（１０ビット）に所定のアドレスを
ローアドレス、カラムアドレスの順で出力し、ＲＡＳ、
ＣＡＳを制御し、データバス（６４ビット）にレジスタ
４０のデータをセットし（勿論、ライトされない側の４
０ビットは不定で良い。）、ライトネーブル端子ＷＥ１
へＬレベルの信号を送出する。これにより、２０個の各
ＲＡＭ１のメモリセルＭ０、Ｍ１に、２ビットの所定デ
ータが書き込まれる。つまり、上位側の書き込みがなさ
れる。下位側の書き込みのときには、ライトネーブル端
子ＷＥ２へＬレベルの信号を送出する。
【００３０】上記に対し、Ｄ／Ｗライトする場合には、
例えば、ＣＰＵが、図８に示すように、アドレスバス
（１０ビット）に所定のアドレスをローアドレス、カラ
ムアドレスの順で出力し、ＲＡＳ、ＣＡＳを制御し、デ
ータバス（６４ビット）にレジスタ４０のデータをセッ
トし、ライトネーブル端子ＷＥ１、ＷＥ２へ共にＬレベ
ルの信号を送出する。これにより、２０個の各ＲＡＭ１
の同一アドレスに、４ビットの所定データが書き込まれ
る。この様に、Ｆ／Ｗライトの場合にも、書き込まない
側のデータの読み出しが不要であることから、Ｄ／Ｗラ
イトのときと同様に、図７、図８に示されるように同一
の４Ｔでデータライトが行われる。
例えば、ＣＰＵが、図８に示すように、アドレスバス
（１０ビット）に所定のアドレスをローアドレス、カラ
ムアドレスの順で出力し、ＲＡＳ、ＣＡＳを制御し、デ
ータバス（６４ビット）にレジスタ４０のデータをセッ
トし、ライトネーブル端子ＷＥ１、ＷＥ２へ共にＬレベ
ルの信号を送出する。これにより、２０個の各ＲＡＭ１
の同一アドレスに、４ビットの所定データが書き込まれ
る。この様に、Ｆ／Ｗライトの場合にも、書き込まない
側のデータの読み出しが不要であることから、Ｄ／Ｗラ
イトのときと同様に、図７、図８に示されるように同一
の４Ｔでデータライトが行われる。
【００３１】一方、記憶装置４００からデータを読み出
すためには、アドレスバス（１０ビット）に所定のアド
レスをローアドレス、カラムアドレスの順で出力し、Ｒ
ＡＳ、ＣＡＳを制御し、アウトプットイネーブル端子Ｏ
ＥへＬレベルの信号を送出する。これにより、Ｄ／Ｗデ
ータが読み出される。読み出したデータは図６のバス接
続により、レジスタ４０（必ずしも、書き込みデータが
セットされていたレジスタとは限らない。）に読み出さ
れセットされる。
すためには、アドレスバス（１０ビット）に所定のアド
レスをローアドレス、カラムアドレスの順で出力し、Ｒ
ＡＳ、ＣＡＳを制御し、アウトプットイネーブル端子Ｏ
ＥへＬレベルの信号を送出する。これにより、Ｄ／Ｗデ
ータが読み出される。読み出したデータは図６のバス接
続により、レジスタ４０（必ずしも、書き込みデータが
セットされていたレジスタとは限らない。）に読み出さ
れセットされる。
【００３２】なお、上記の実施例では、アウトプットイ
ネーブルＯＥを１信号としたが、他の実施例では２本以
上とし、Ｆ／Ｗリードを可能する。また、実施例では、
ライトイネーブル信号を２本としたが、他の実施例では
３本以上とし、メモリセルを対応してグループ分けして
このグループ対応にライトイネーブル信号を接続する。
このようにすると、必要ビットづつライトすることので
きるＲＡＭを提供でき、これにより必要単位でライトで
きる記憶装置を構成できる。但し、データの集合単位は
通常偶数であるから、偶数とすると現実的である。勿
論、ＲＡＭのデータ幅は実施例の４ビットに限らず、他
の実施例では適宜なビットとされる。
ネーブルＯＥを１信号としたが、他の実施例では２本以
上とし、Ｆ／Ｗリードを可能する。また、実施例では、
ライトイネーブル信号を２本としたが、他の実施例では
３本以上とし、メモリセルを対応してグループ分けして
このグループ対応にライトイネーブル信号を接続する。
このようにすると、必要ビットづつライトすることので
きるＲＡＭを提供でき、これにより必要単位でライトで
きる記憶装置を構成できる。但し、データの集合単位は
通常偶数であるから、偶数とすると現実的である。勿
論、ＲＡＭのデータ幅は実施例の４ビットに限らず、他
の実施例では適宜なビットとされる。
【００３３】
【発明の効果】以上説明したように請求項１記載のＲＡ
Ｍによれば、１チップ内に、複数のメモリセルグループ
があり、このグループ毎にライトイネーブル信号により
データのライトを行うことができ、１つのＲＡＭであり
ながら、恰も同一データ幅のＲＡＭが複数集合して構成
されたメモリのように機能するので、データの記憶の仕
方に自由度ができる。
Ｍによれば、１チップ内に、複数のメモリセルグループ
があり、このグループ毎にライトイネーブル信号により
データのライトを行うことができ、１つのＲＡＭであり
ながら、恰も同一データ幅のＲＡＭが複数集合して構成
されたメモリのように機能するので、データの記憶の仕
方に自由度ができる。
【００３４】また、請求項２記載のＲＡＭによると、ラ
イトイネーブル信号の数が偶数とされており、偶数ワー
ドを単位として処理するシステムにおいて、各ワード毎
に書き込みが可能であるため、データの単位が偶数単位
で１セットである現実に対応する。
イトイネーブル信号の数が偶数とされており、偶数ワー
ドを単位として処理するシステムにおいて、各ワード毎
に書き込みが可能であるため、データの単位が偶数単位
で１セットである現実に対応する。
【００３５】また、請求項３に記載の記憶装置による
と、複数のＲＡＭのそれぞれに、１ワードの一部分を記
憶して用いることになり、ＲＡＭの故障の場合に１ワー
ド中の誤りビット数が少なくなり、誤りの検出、訂正を
容易とする。また、複数のライトイネーブル信号を選択
的にアクティブとして、１部のビットの書き替えが可能
であり、Ｆ／Ｗライト等の場合のサイクル数を従来より
少なくできる。
と、複数のＲＡＭのそれぞれに、１ワードの一部分を記
憶して用いることになり、ＲＡＭの故障の場合に１ワー
ド中の誤りビット数が少なくなり、誤りの検出、訂正を
容易とする。また、複数のライトイネーブル信号を選択
的にアクティブとして、１部のビットの書き替えが可能
であり、Ｆ／Ｗライト等の場合のサイクル数を従来より
少なくできる。
【００３６】更に、請求項４に記載の記憶装置による
と、偶数ワードを単位として処理するシステムにおい
て、各ワード毎に書き込みが可能である記憶装置を提供
し、現実に対応可能である。
と、偶数ワードを単位として処理するシステムにおい
て、各ワード毎に書き込みが可能である記憶装置を提供
し、現実に対応可能である。
【図１】本発明の実施例に係るＲＡＭの構成図。
【図２】本発明の実施例に係るＲＡＭ内のメモリセルの
構成図。
構成図。
【図３】本発明の実施例に係るＲＡＭの端子配置を示す
図。
図。
【図４】本発明の実施例に係る記憶装置に記憶するため
のデータを生成する装置の構成図。
のデータを生成する装置の構成図。
【図５】本発明の実施例に係る記憶装置の構成図。
【図６】本発明の他の実施例に係る記憶装置の構成図。
【図７】図６の実施例に係る記憶装置のフルワードライ
ト動作を説明するタイミングチャート。
ト動作を説明するタイミングチャート。
【図８】図６の実施例に係る記憶装置のダブルワードラ
イト動作を説明するタイミングチャート。
イト動作を説明するタイミングチャート。
【図９】データの記憶手法の１つを説明するための図。
【図１０】データの記憶手法の他の例を説明するための
図。
図。
【図１１】従来のＲＡＭの構成図。
【図１２】従来のＲＡＭを用いて構成した記憶装置の構
成図。
成図。
【図１３】図１２の従来例に係る記憶装置のフルワード
ライト動作を説明するタイミングチャート。
ライト動作を説明するタイミングチャート。
【図１４】図１２の従来に係る記憶装置のダブルワード
ライト動作を説明するタイミングチャート。
ライト動作を説明するタイミングチャート。
１ ＲＡＭ ３ カラムアド
レスバッファ ４ カラムデコ−ダ ５ ローアドレ
スデコ−ダ ６ ローデコ−ダ １１ メモリア
レイ １２ センスアンプ・Ｉ／Ｏゲート １３ データ入
力バッファ １４ データ出力バッファ Ｍ，Ｍ０〜Ｍ３
メモリセル ＷＥ、ＷＥ１，ＷＥ２ ライトイネーブル端子
レスバッファ ４ カラムデコ−ダ ５ ローアドレ
スデコ−ダ ６ ローデコ−ダ １１ メモリア
レイ １２ センスアンプ・Ｉ／Ｏゲート １３ データ入
力バッファ １４ データ出力バッファ Ｍ，Ｍ０〜Ｍ３
メモリセル ＷＥ、ＷＥ１，ＷＥ２ ライトイネーブル端子
Claims (4)
- 【請求項１】 チップ内に複数のメモリセルを有するＲ
ＡＭにおいて、 前記複数のメモリセルを複数のグループに分割し、この
分割されたグループ毎のメモリセルに対し、独立のライ
トイネーブル信号を与えるよう配線されたことを特徴と
するＲＡＭ。 - 【請求項２】 ライトイネーブル信号の数が偶数である
ことを特徴とする請求項１記載のＲＡＭ。 - 【請求項３】 チップ内に複数のメモリセルを有するＲ
ＡＭであって、前記複数のメモリセルを複数のグループ
に分割し、この分割されたグループ毎のメモリセルに対
し、独立のライトイネーブル信号を与えるよう配線され
たＲＡＭを複数用いると共に、 前記グループの数と同一のデータワードのそれぞれを複
数に分割し、各データワードにおいて分割された単位の
対応ビットをそれぞれ同一のＲＡＭに記憶することを特
徴とする記憶装置。 - 【請求項４】 チップ内に偶数２Ｎ（Ｎ；整数）のメモ
リセルを有するＲＡＭであって、前記偶数のメモリセル
を２のグループに分割し、この分割されたグループ毎の
メモリセルに対し、独立のライトイネーブル信号を与え
るよう配線されたＲＡＭを２個用いると共に、 前記グループの数と同一の２データワードのそれぞれを
Ｎに分割し、各データワードにおいて分割された単位ビ
ットＮの対応ビットをそれぞれ同一のＲＡＭに記憶する
ことを特徴とする記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6170759A JPH0836879A (ja) | 1994-07-22 | 1994-07-22 | Ｒａｍ及びそれを用いた記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6170759A JPH0836879A (ja) | 1994-07-22 | 1994-07-22 | Ｒａｍ及びそれを用いた記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0836879A true JPH0836879A (ja) | 1996-02-06 |
Family
ID=15910861
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6170759A Withdrawn JPH0836879A (ja) | 1994-07-22 | 1994-07-22 | Ｒａｍ及びそれを用いた記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0836879A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115910154A (zh) * | 2021-08-27 | 2023-04-04 | 格科微电子（上海）有限公司 | 一种多值存储器存储数据的方法及多值存储器 |
-
1994
- 1994-07-22 JP JP6170759A patent/JPH0836879A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115910154A (zh) * | 2021-08-27 | 2023-04-04 | 格科微电子（上海）有限公司 | 一种多值存储器存储数据的方法及多值存储器 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20011002 |