JPH01134645A - タイミング発生回路 - Google Patents
タイミング発生回路Info
- Publication number
- JPH01134645A JPH01134645A JP62293293A JP29329387A JPH01134645A JP H01134645 A JPH01134645 A JP H01134645A JP 62293293 A JP62293293 A JP 62293293A JP 29329387 A JP29329387 A JP 29329387A JP H01134645 A JPH01134645 A JP H01134645A
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- JP
- Japan
- Prior art keywords
- address
- signal
- read
- memory
- parity
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000004044 response Effects 0.000 claims description 2
- 230000004913 activation Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は読出し専用メモリの内容全読出してタイミング
信号全発生するタイミング発生回路に関し、特に読出し
専用メモリに障害が発生したときのその動作に関する。
信号全発生するタイミング発生回路に関し、特に読出し
専用メモリに障害が発生したときのその動作に関する。
（従来の技術）
情報処理装置において論理回路の高集積化には著しいも
のかあり、主記憶装置においても記憶制御部のＬＳＩ化
が進んでいる。しかし、例えばダイナミック形ＭＯＳメ
モリ素子などのメモリ素子を動作させるためには、ＲＡ
Ｊロウアドレスストローブ）信号などのタイミング信号
が必要であるが、これらのタイミング信号を発生するタ
イミング信号発生回路はＬＳＩ化し難い回路のひとつで
ある。
のかあり、主記憶装置においても記憶制御部のＬＳＩ化
が進んでいる。しかし、例えばダイナミック形ＭＯＳメ
モリ素子などのメモリ素子を動作させるためには、ＲＡ
Ｊロウアドレスストローブ）信号などのタイミング信号
が必要であるが、これらのタイミング信号を発生するタ
イミング信号発生回路はＬＳＩ化し難い回路のひとつで
ある。
そのため、対策のひとつとして読出し専用メモリ全利用
する方式が公知である。
する方式が公知である。
読出し専用メモＩＪ ’に利用する方式は、読出し専用
メモリに予め必要とするビットパターン全書込んでおき
、主記憶装置の動作サイクルに石じてそのビットパター
ン全読出して夕、イミング信号全発生するものである。
メモリに予め必要とするビットパターン全書込んでおき
、主記憶装置の動作サイクルに石じてそのビットパター
ン全読出して夕、イミング信号全発生するものである。
ま九、タイミング信号用のビットパターンに対してパリ
ティビット七付刀口して書込んでおくことにより、そへ
らのビットパターンが読出されたとき、パリティチェッ
ク全行って正常性上確認している。
ティビット七付刀口して書込んでおくことにより、そへ
らのビットパターンが読出されたとき、パリティチェッ
ク全行って正常性上確認している。
（発明が解決しようとする問題点）
上述した従来の読出し専用メモリを利用してタイミング
信号を発生するタイミング発生回路においてＦｉ、読出
されたデータにパリティエラーが検出されると致命的な
障害にかると云う欠点がある。例えば、読出し専用メモ
リの１ビツトだけの故障であっても、その読出し専用メ
モリが搭載されているパッケージを交換する必要がある
と云う欠点がある・ 本発明の目的は、複数のアドレス七有する読出し専用メ
モリと％読出し専用メモリのアドレス領域を選択するア
ドレス選択回路とを備え。
信号を発生するタイミング発生回路においてＦｉ、読出
されたデータにパリティエラーが検出されると致命的な
障害にかると云う欠点がある。例えば、読出し専用メモ
リの１ビツトだけの故障であっても、その読出し専用メ
モリが搭載されているパッケージを交換する必要がある
と云う欠点がある・ 本発明の目的は、複数のアドレス七有する読出し専用メ
モリと％読出し専用メモリのアドレス領域を選択するア
ドレス選択回路とを備え。
アドレス選択回路からのアドレス信号によって分割され
る胱出し専用メモリの各アドレス領域に、パリティピッ
）ｋ付加した同一のビットパターンｋｖ込んでおき、ど
のアドレス領域をアクセスしても同じタイミング信号が
発生できるようにすることにより上記欠点？除去し、読
出し専用メモリの故障に対して余裕ｔもつように構成し
たタイミング発生回路全提供することにある。
る胱出し専用メモリの各アドレス領域に、パリティピッ
）ｋ付加した同一のビットパターンｋｖ込んでおき、ど
のアドレス領域をアクセスしても同じタイミング信号が
発生できるようにすることにより上記欠点？除去し、読
出し専用メモリの故障に対して余裕ｔもつように構成し
たタイミング発生回路全提供することにある。
（問題点全解決する几めの手段）
本発明によるタイミング発生回路は動作指定レジスタと
、カウンタと、読出し専用メモリと、アドレス選択回路
と、パリティチェック回路とを具備して構成し几もので
ある。
、カウンタと、読出し専用メモリと、アドレス選択回路
と、パリティチェック回路とを具備して構成し几もので
ある。
動作指定レジスタは、外部から供給される起動信号によ
り動作指定信号全格納して保持する几めのものである。
り動作指定信号全格納して保持する几めのものである。
カウンタは、外部からクロックを人力して計数するため
のものである。
のものである。
アドレス選択回路は、アドレス分割信号により全アドレ
ス領域を上記一対の第１および第２のアドレス領域に分
割し、そのひとつを選択するためのものである。
ス領域を上記一対の第１および第２のアドレス領域に分
割し、そのひとつを選択するためのものである。
パリティチェック回路は、読出し専用メモリの読出しデ
ータに対してパリティチェックを行う穴めのものである
。
ータに対してパリティチェックを行う穴めのものである
。
読出し専用メモリは、一対の第１および第２のアドレス
領域より成る各アドレスに同一のタイミング信号を生成
するデータを格納するためのものであり、且つ、動作指
定レジスタ、カウンタ、およびアドレス選択回路の出力
音アドレス情報として入力し、アドレス情報によって指
定される開始アドレスから順次、カウンタの計数値に従
ってデータを読出してタイミング信号を発生することが
でき、さらにアドレス選択回路からのアドレス分割信号
によって分割される＄１および第２のアドレス領域にノ
くリテイビットを付与して生成した同一の′一対のビッ
トノくターン全書込み、パリティチェック回路でノ（リ
テイエラーが検出されたならば、アドレス選択回路の設
定値を変更して、第１のアドレス領域の代ジに第２のア
ドレス領域を使用してタイミング信号全発生することが
できるよりに構成しｔものである。
領域より成る各アドレスに同一のタイミング信号を生成
するデータを格納するためのものであり、且つ、動作指
定レジスタ、カウンタ、およびアドレス選択回路の出力
音アドレス情報として入力し、アドレス情報によって指
定される開始アドレスから順次、カウンタの計数値に従
ってデータを読出してタイミング信号を発生することが
でき、さらにアドレス選択回路からのアドレス分割信号
によって分割される＄１および第２のアドレス領域にノ
くリテイビットを付与して生成した同一の′一対のビッ
トノくターン全書込み、パリティチェック回路でノ（リ
テイエラーが検出されたならば、アドレス選択回路の設
定値を変更して、第１のアドレス領域の代ジに第２のア
ドレス領域を使用してタイミング信号全発生することが
できるよりに構成しｔものである。
（’ｉ！！ 流側）
次に、本発明について図面を参照して説明する。
第１図は、本発明によるタイミング発生回路の一実施例
を示すブロック図である。第１図において、１はアドレ
ス選択回路％ ２は動作指定レジスタ、３はカウンタ、
４．５はそれぞれＡＮＤゲート、６は読出し専用メモリ
、７はパリティチェック回路である。
を示すブロック図である。第１図において、１はアドレ
ス選択回路％ ２は動作指定レジスタ、３はカウンタ、
４．５はそれぞれＡＮＤゲート、６は読出し専用メモリ
、７はパリティチェック回路である。
ここで、アドレス選択回路１から信号線１４上に送出さ
れたアドレス信号（ＡＬＬ）が′″１″。
れたアドレス信号（ＡＬＬ）が′″１″。
Ｏ″の２値信号であるとすると、読出し専用メモリ６は
第２図に示すように２つのアドレス領域６１．６２に分
割され、これら２つのアドレス領域６１．６２には、パ
リティビットを付７１０Ｌ＆ｌ１ｆｌ−のビットパター
ンを記憶しておく。
第２図に示すように２つのアドレス領域６１．６２に分
割され、これら２つのアドレス領域６１．６２には、パ
リティビットを付７１０Ｌ＆ｌ１ｆｌ−のビットパター
ンを記憶しておく。
外部から信号線１２ｔ−介して起動信号が入力されると
、動作指定レジスタ２は信号線１１上の動作指定信号を
格納し、次の起動信号が入力されるまでこれを保持する
。カウンタ３は信号線１２上の起動信号によって全ビッ
トがクリアされる。この状態で読出し専用メモリ６の読
出し開始アドレスが決定され、読出し専用メモリ６から
各ビットのビットパターンとパリティビットとが出力さ
れる。これらの読出しデータに対して、パリティチェッ
ク回路７で誤り検査を行う。
、動作指定レジスタ２は信号線１１上の動作指定信号を
格納し、次の起動信号が入力されるまでこれを保持する
。カウンタ３は信号線１２上の起動信号によって全ビッ
トがクリアされる。この状態で読出し専用メモリ６の読
出し開始アドレスが決定され、読出し専用メモリ６から
各ビットのビットパターンとパリティビットとが出力さ
れる。これらの読出しデータに対して、パリティチェッ
ク回路７で誤り検査を行う。
開始アドレスから読出されたデータのうち、 、リセ
ット信号は論理１１″となるようにビットパターンを生
成しておくので、以後、信号線１８上のリセット信号が
論理１０″になるまでカウンタ３は信号線１３上のクロ
ックを計数する。
ット信号は論理１１″となるようにビットパターンを生
成しておくので、以後、信号線１８上のリセット信号が
論理１０″になるまでカウンタ３は信号線１３上のクロ
ックを計数する。
この結果、（ｉｒ号線１２上の起動信号によって設足さ
れ九開始アドレスより順次、ｍ出し専用メモリ６上のデ
ータが読出され、所定のタイミング信号が発生する。読
出された各アドレスのデータとパリティピットとは、パ
リティチェック回路７でチエツクされる。
れ九開始アドレスより順次、ｍ出し専用メモリ６上のデ
ータが読出され、所定のタイミング信号が発生する。読
出された各アドレスのデータとパリティピットとは、パ
リティチェック回路７でチエツクされる。
ここで、！出し専用メモリ６に故障が発生してパリティ
エラーが検出されると、一般に不正なタイミング信号が
信号線６上に発生して装置の動作は保証されない。しか
し、アドレス選択回路１から信号線１４上に送出され九
アドレス信号によって胱出し専用メモリ６のアドレス領
域が２つに分割され、且つ、それらのアドレス領域６１
．６２に同一のデータが記憶されている。
エラーが検出されると、一般に不正なタイミング信号が
信号線６上に発生して装置の動作は保証されない。しか
し、アドレス選択回路１から信号線１４上に送出され九
アドレス信号によって胱出し専用メモリ６のアドレス領
域が２つに分割され、且つ、それらのアドレス領域６１
．６２に同一のデータが記憶されている。
この友め、仮に一万のアドレス領域で前述のパリティエ
ラーが発生しても、アドレス選択回路１からの７ドレス
信号の値全変えこことにより、他方のアドレス領域を使
用して正常なタイミング償号奮発生することができる。
ラーが発生しても、アドレス選択回路１からの７ドレス
信号の値全変えこことにより、他方のアドレス領域を使
用して正常なタイミング償号奮発生することができる。
すなわち。
故障した読出し専用メモリ６を交換することなく動作さ
せることが可能である。
せることが可能である。
（発明の効果）
以上説明し友ように本発明は、複数のアドレスを有する
読出し専用メモリと、読出し専用メモリのアドレス領域
を遠近するアドレス選択回路とを備え、アドレス選択回
路からのアドレス信号によって分割される読出し専用メ
モリの谷アドレス領域に、パリティビットと付加した同
一のビットパターン全書込んでおき、どのアドレス領域
をアクセスしても同じタイミング信号が発生できるよう
にすることにより、アドレス選択回路から出力されるア
ドレス信号の値を変更すれば正しいタイミング信号を発
生することができると云う効果がある。
読出し専用メモリと、読出し専用メモリのアドレス領域
を遠近するアドレス選択回路とを備え、アドレス選択回
路からのアドレス信号によって分割される読出し専用メ
モリの谷アドレス領域に、パリティビットと付加した同
一のビットパターン全書込んでおき、どのアドレス領域
をアクセスしても同じタイミング信号が発生できるよう
にすることにより、アドレス選択回路から出力されるア
ドレス信号の値を変更すれば正しいタイミング信号を発
生することができると云う効果がある。
従って、読出し専用メモリそのもの、あるいは読出し専
用メモリが搭載されているパッケージを交換することな
く障害音復旧できると云う効果がある。
用メモリが搭載されているパッケージを交換することな
く障害音復旧できると云う効果がある。
第１図は１本発明によるタイミング発生回路の一実施例
を示すブロック図である。 第２図は、第１図の読出し専用メモリのアドレス９間の
分割を示す説明図である。 １・・・アドレス選択回路 ２・・・動作指定レジスタ ３・・・カウンタ４．５
・・・ＡＮＤゲート ６・・・読出し専用メモリ ７・・・パリティチェック回路 ６１’、６２・・・アドレス領域 特許出願人 日本電気株式会社
を示すブロック図である。 第２図は、第１図の読出し専用メモリのアドレス９間の
分割を示す説明図である。 １・・・アドレス選択回路 ２・・・動作指定レジスタ ３・・・カウンタ４．５
・・・ＡＮＤゲート ６・・・読出し専用メモリ ７・・・パリティチェック回路 ６１’、６２・・・アドレス領域 特許出願人 日本電気株式会社
Claims (1)
- 外部から供給される起動信号により動作指定信号を格納
して保持するための動作指定レジスタと、外部からクロ
ックを入力して計数するためのカウンタと、一対の第１
および第２のアドレス領域より成る各アドレスに同一の
タイミング信号を生成するデータを格納するための読出
し専用メモリと、アドレス分割信号により全アドレス領
域を前記一対の第１および第２のアドレス領域に分割し
、そのひとつを選択するためのアドレス選択回路と、前
記読出し専用メモリの読出しデータに対してパリテイチ
ェックを行うためのパリテイチェック回路とを具備し、
前記読出し専用メモリは前記動作指定レジスタ、前記カ
ウンタ、および前記アドレス選択回路の出力をアドレス
情報として入力し、前記アドレス情報によつて指定され
る開始アドレスから順に、前記カウンタの計数値に従つ
てデータを読出して前記タイミング信号を発生すること
ができ、且つ、前記アドレス選択回路からの前記アドレ
ス分割信号によつて分割される前記第１および第２のア
ドレス領域にパリテイビットを付加して生成した同一の
一対のビットパターンを書込み、前記パリテイチェック
回路でエラーが検出されたときには前記アドレス選択回
路の設定値を変更して前記第１のアドレス領域の代りに
前記第２のアドレス領域を使用してタイミング信号を発
生することができるよりに構成したことを特徴とするタ
イミング発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62293293A JPH01134645A (ja) | 1987-11-20 | 1987-11-20 | タイミング発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62293293A JPH01134645A (ja) | 1987-11-20 | 1987-11-20 | タイミング発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01134645A true JPH01134645A (ja) | 1989-05-26 |
Family
ID=17792956
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62293293A Pending JPH01134645A (ja) | 1987-11-20 | 1987-11-20 | タイミング発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01134645A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04332996A (ja) * | 1991-05-08 | 1992-11-19 | Koufu Nippon Denki Kk | 障害処理システム |
| JPH04332997A (ja) * | 1991-05-08 | 1992-11-19 | Koufu Nippon Denki Kk | 障害処理システム |
-
1987
- 1987-11-20 JP JP62293293A patent/JPH01134645A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04332996A (ja) * | 1991-05-08 | 1992-11-19 | Koufu Nippon Denki Kk | 障害処理システム |
| JPH04332997A (ja) * | 1991-05-08 | 1992-11-19 | Koufu Nippon Denki Kk | 障害処理システム |
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