JPH0683718A - 障害検出回路 - Google Patents
障害検出回路Info
- Publication number
- JPH0683718A JPH0683718A JP4137418A JP13741892A JPH0683718A JP H0683718 A JPH0683718 A JP H0683718A JP 4137418 A JP4137418 A JP 4137418A JP 13741892 A JP13741892 A JP 13741892A JP H0683718 A JPH0683718 A JP H0683718A
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- Japan
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- circuit
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- 238000001514 detection method Methods 0.000 claims description 17
- 238000010586 diagram Methods 0.000 description 6
- 230000005856 abnormality Effects 0.000 description 4
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Detection And Correction Of Errors (AREA)
Abstract
(57)【要約】
【目的】記憶回路の障害検出において、データの障害だ
けでなく、アドレスの障害についても検出を可能とす
る。 【構成】記憶回路１へのデータ書き込み時はライトデー
タ用ＥＸ−ＯＲ回路３によってライトデータの一部とラ
イトアドレスのパリティとで排他的論理和をとったデー
タと、排他的論理和をとらなかったライトデータとを合
わせて記憶回路１に書き込む。記憶回路１からのデータ
読み出し時は、リードデータ用ＥＸ−ＯＲ回路４によっ
て記憶回路１から読み出したデータの一部とリードアド
レスのパリティとで排他的論理和をとったデータと、排
他的論理和をとらなかった読み出しデータとを合わせて
リードデータとする。そして、リードデータは、パリテ
ィチェック回路２によりパリティのチェックを行い障害
の有無を検出する。
けでなく、アドレスの障害についても検出を可能とす
る。 【構成】記憶回路１へのデータ書き込み時はライトデー
タ用ＥＸ−ＯＲ回路３によってライトデータの一部とラ
イトアドレスのパリティとで排他的論理和をとったデー
タと、排他的論理和をとらなかったライトデータとを合
わせて記憶回路１に書き込む。記憶回路１からのデータ
読み出し時は、リードデータ用ＥＸ−ＯＲ回路４によっ
て記憶回路１から読み出したデータの一部とリードアド
レスのパリティとで排他的論理和をとったデータと、排
他的論理和をとらなかった読み出しデータとを合わせて
リードデータとする。そして、リードデータは、パリテ
ィチェック回路２によりパリティのチェックを行い障害
の有無を検出する。
Description
【０００１】
【産業上の利用分野】本発明は、障害検出回路に関し、
特に、記憶回路からのパリティ付き読み出しデータをパ
リティチェック回路によってチェックすることにより障
害を検出する障害検出回路に関する。
特に、記憶回路からのパリティ付き読み出しデータをパ
リティチェック回路によってチェックすることにより障
害を検出する障害検出回路に関する。
【０００２】
【従来の技術】従来この種の障害検出回路としては、例
えば、図４に示されるような回路がある。図４におい
て、記憶回路１にはライトデータ（４ビット＋パリテ
ィ）、ライトアドレス（２ビット）およびリードアドレ
ス（２ビット）が供給されている。ライトデータは、ラ
イトアドレスによって記憶回路１に書き込まれ、リード
アドレスによって記憶回路１から読み出される。読み出
されたデータは、リードデータとして使用される一方、
パリティチェック回路２によってパリティがチェックさ
れ以上があればエラー信号が送出される（障害検出が行
われる）。
えば、図４に示されるような回路がある。図４におい
て、記憶回路１にはライトデータ（４ビット＋パリテ
ィ）、ライトアドレス（２ビット）およびリードアドレ
ス（２ビット）が供給されている。ライトデータは、ラ
イトアドレスによって記憶回路１に書き込まれ、リード
アドレスによって記憶回路１から読み出される。読み出
されたデータは、リードデータとして使用される一方、
パリティチェック回路２によってパリティがチェックさ
れ以上があればエラー信号が送出される（障害検出が行
われる）。
【０００３】
【発明が解決しようとする課題】しかしながら、上述し
た図４に示される従来の障害検出回路では、データその
ものに障害が発生した場合には、障害が検出されるが、
ライトアドレスおよびリードアドレスに障害が発生した
場合には、障害が検出されず、誤ったアドレスへのデー
タの書き込みあるいは、誤ったアドレスからのデータの
読み出しを行うという欠点を有している。
た図４に示される従来の障害検出回路では、データその
ものに障害が発生した場合には、障害が検出されるが、
ライトアドレスおよびリードアドレスに障害が発生した
場合には、障害が検出されず、誤ったアドレスへのデー
タの書き込みあるいは、誤ったアドレスからのデータの
読み出しを行うという欠点を有している。
【０００４】
【課題を解決するための手段】第１の発明の障害検出回
路は、記憶回路からのパリティ付き読み出しデータをパ
リティチェック回路によってチェックすることにより障
害を検出する障害検出回路において、前記記憶回路から
の読み出しデータの一部または全部と前記記憶回路から
のデータ読み出しアドバイスのパリティビットとの排他
的論理和をとる第１のＥＸ−ＯＲ回路と、該第１のＥＸ
−ＯＲ回路の出力と前記読み出しデータのうち前記第１
のＥＸ−ＯＲ回路に入力されない読み出しデータとに対
してパリティチェック回路とを含んで構成されている。
路は、記憶回路からのパリティ付き読み出しデータをパ
リティチェック回路によってチェックすることにより障
害を検出する障害検出回路において、前記記憶回路から
の読み出しデータの一部または全部と前記記憶回路から
のデータ読み出しアドバイスのパリティビットとの排他
的論理和をとる第１のＥＸ−ＯＲ回路と、該第１のＥＸ
−ＯＲ回路の出力と前記読み出しデータのうち前記第１
のＥＸ−ＯＲ回路に入力されない読み出しデータとに対
してパリティチェック回路とを含んで構成されている。
【０００５】また、第２の発明の障害検出回路は、第１
の障害検出回路において、前記記憶回路への書き込みデ
ータの一部または全部と前記記憶回路へのデータ書き込
みアドレスのパリティビットとの排他的論理和をとる第
２のＥＸ−ＯＲ回路を備え、該第２のＥＸ−ＯＲ回路の
出力と前記書き込みデータのうち第２のＥＸ−ＯＲ回路
に入力されない書き込みデータとを合わせたデータを前
記記憶回路の書き込みデータとするように構成されてい
る。
の障害検出回路において、前記記憶回路への書き込みデ
ータの一部または全部と前記記憶回路へのデータ書き込
みアドレスのパリティビットとの排他的論理和をとる第
２のＥＸ−ＯＲ回路を備え、該第２のＥＸ−ＯＲ回路の
出力と前記書き込みデータのうち第２のＥＸ−ＯＲ回路
に入力されない書き込みデータとを合わせたデータを前
記記憶回路の書き込みデータとするように構成されてい
る。
【０００６】
【実施例】次に本発明について図面を参照して詳細に説
明する。
明する。
【０００７】図１は、本発明の一実施例である障害検出
回路の構成を示すブロック図である。
回路の構成を示すブロック図である。
【０００８】図１に於て、１はライトアドレスの示すワ
ードにデータを書き込み、リードアドレスの示すワード
からデーを読み出す記憶回路、２はリードデータの奇数
パリティをチェックし、パリティに以上があればエラー
信号を送出するパリティチェック回路、３はライトデー
タのパリテイとライトアドレスのパリティとで排他的論
理和をとりその出力を記憶回路１へのライトデータのパ
リティとするライトデータ用ＥＸ−ＯＲ回路、４は記憶
回路１からのリードデータのパリティとリードアドレス
のパリティとで排他的論理和をとりその出力をリードデ
ータ用ＥＸ−ＯＲ回路である。
ードにデータを書き込み、リードアドレスの示すワード
からデーを読み出す記憶回路、２はリードデータの奇数
パリティをチェックし、パリティに以上があればエラー
信号を送出するパリティチェック回路、３はライトデー
タのパリテイとライトアドレスのパリティとで排他的論
理和をとりその出力を記憶回路１へのライトデータのパ
リティとするライトデータ用ＥＸ−ＯＲ回路、４は記憶
回路１からのリードデータのパリティとリードアドレス
のパリティとで排他的論理和をとりその出力をリードデ
ータ用ＥＸ−ＯＲ回路である。
【０００９】図２は、本実施例の図１のライトアドレ
ス、ライトデータおよび記憶データの関係を示す図、図
３は、本実施例の図１のリードアドレス、記憶データお
よびリードデータの関係を示す図である。
ス、ライトデータおよび記憶データの関係を示す図、図
３は、本実施例の図１のリードアドレス、記憶データお
よびリードデータの関係を示す図である。
【００１０】次に本発明の動作について説明する。
【００１１】図１に、ライトアドレス″００：１″（″
データビット：パリティ″）、ライトデータ″１１１
１：１″が供給されると、記憶回路１のワード０・パリ
ティには″０″が、ワード０・ビット０〜３には″１１
１１″が記憶される（図２の参照）。更にライトアド
レス″０１：０″、ライトデータ″１０１０：１″が供
給されると、記憶回路１・パリティには″１″が、ワー
ド１・ビット０〜３には″１０１０″が記憶される（図
２の参照）。
データビット：パリティ″）、ライトデータ″１１１
１：１″が供給されると、記憶回路１のワード０・パリ
ティには″０″が、ワード０・ビット０〜３には″１１
１１″が記憶される（図２の参照）。更にライトアド
レス″０１：０″、ライトデータ″１０１０：１″が供
給されると、記憶回路１・パリティには″１″が、ワー
ド１・ビット０〜３には″１０１０″が記憶される（図
２の参照）。
【００１２】この状態で、リードアドレス″００：１″
が供給されると、記憶回路１のワード０・パリティ″
０″が、ワード０・ビット０〜３からは″１１１１″が
読み出され、リードデータは″１１１１：１″が出力さ
れる（図３の参照）。リードデータは同時にパリティ
チェック回路２で奇数パリティチェックされるが、異常
（障害）は検出されずエラー信号は出力されない。さら
にリードアドレス″０１：０１″が供給されると、記憶
回路１のワード１・パリティからは″１″が、ワード１
・ビット０〜３からは″１０１０″が読み出され、リー
ドデータは″１０１０：１″が出力される（図３の参
照）。リードデータは同時にパリティチェック回路２で
奇数パリティチェックされるが、異常（障害）は検出さ
れずエラー信号は出力されない。
が供給されると、記憶回路１のワード０・パリティ″
０″が、ワード０・ビット０〜３からは″１１１１″が
読み出され、リードデータは″１１１１：１″が出力さ
れる（図３の参照）。リードデータは同時にパリティ
チェック回路２で奇数パリティチェックされるが、異常
（障害）は検出されずエラー信号は出力されない。さら
にリードアドレス″０１：０１″が供給されると、記憶
回路１のワード１・パリティからは″１″が、ワード１
・ビット０〜３からは″１０１０″が読み出され、リー
ドデータは″１０１０：１″が出力される（図３の参
照）。リードデータは同時にパリティチェック回路２で
奇数パリティチェックされるが、異常（障害）は検出さ
れずエラー信号は出力されない。
【００１３】次にリードアドレスに障害が発生した場合
について説明する。
について説明する。
【００１４】前記状態で、リードアドレス″００：１″
が供給されるはずが、途中でビット１に障害が発生し″
０１：１″が供給されると、記憶回路１のワード１・パ
リティからは″１″が、ワード・ビット０〜３からは″
１０１０″が読み出され、リードデータは″１０１０：
０″が出力される。リードデータは同時にパリティチェ
ック回路２で奇数パリティチェックされるが、異常（障
害）が検出され、エラー信号が出力される。
が供給されるはずが、途中でビット１に障害が発生し″
０１：１″が供給されると、記憶回路１のワード１・パ
リティからは″１″が、ワード・ビット０〜３からは″
１０１０″が読み出され、リードデータは″１０１０：
０″が出力される。リードデータは同時にパリティチェ
ック回路２で奇数パリティチェックされるが、異常（障
害）が検出され、エラー信号が出力される。
【００１５】次にライトアドレスに障害が発生した場合
について説明する。
について説明する。
【００１６】前記状態で、ライトアドレス″００：１″
が供給されるはずが、途中でビット１に障害が発生し″
０１：１″がライトアドレスとして、またライトデータ
として″１１１１：１″が供給されると、記憶回路のワ
ード１・パリティには″０″が、ワード１・ビット０〜
３には″１１１１″が記憶される。
が供給されるはずが、途中でビット１に障害が発生し″
０１：１″がライトアドレスとして、またライトデータ
として″１１１１：１″が供給されると、記憶回路のワ
ード１・パリティには″０″が、ワード１・ビット０〜
３には″１１１１″が記憶される。
【００１７】この状態で、リードアドレス″０１：０″
が供給されると、記憶回路１のワード１・パリティから
は″０″が、ワード１・ビット０〜３からは″１１１
１″が読み出され、リードデータは″１１１１：０″が
出力される。リードデータは同時にパリティチェック回
路２で奇数パリティチェックされるが、異常（障害）が
検出され、エラー信号が出力される。
が供給されると、記憶回路１のワード１・パリティから
は″０″が、ワード１・ビット０〜３からは″１１１
１″が読み出され、リードデータは″１１１１：０″が
出力される。リードデータは同時にパリティチェック回
路２で奇数パリティチェックされるが、異常（障害）が
検出され、エラー信号が出力される。
【００１８】本実施例では、記憶回路１はライトアドレ
スとリードアドレスが別々になっているが、同一であっ
ても何等問題はない。また、記憶回路１のライトデータ
とリードデータが別となっているが、これに関してもス
リーステート素子を使うなどして同一にしても何等問題
はない。さらに、本実施例では、ライトデータ用ＥＸ−
ＯＲ回路３とリードデータ用ＥＸ−ＯＲ回路４はデータ
のパリティに対してのみ排他的論理和をとり、かつ、そ
れぞれ１ビットのみ排他的論理和をとっているが、デー
タのビットはパリティ以外の他のビットであってもかま
わないし、データの複数についてアドレスのパリティと
排他的論理和をとっても何等問題はない。
スとリードアドレスが別々になっているが、同一であっ
ても何等問題はない。また、記憶回路１のライトデータ
とリードデータが別となっているが、これに関してもス
リーステート素子を使うなどして同一にしても何等問題
はない。さらに、本実施例では、ライトデータ用ＥＸ−
ＯＲ回路３とリードデータ用ＥＸ−ＯＲ回路４はデータ
のパリティに対してのみ排他的論理和をとり、かつ、そ
れぞれ１ビットのみ排他的論理和をとっているが、デー
タのビットはパリティ以外の他のビットであってもかま
わないし、データの複数についてアドレスのパリティと
排他的論理和をとっても何等問題はない。
【００１９】
【発明の効果】以上説明したように、本発明の障害検出
回路は、記憶回路からの読み出しデータの一部または全
部と記憶回路からのデータ読み出しアドバイスの排他的
論理和をとること、および記憶回路への書き込みデータ
の一部または全部と記憶回路へのデータ書き込みアドレ
スのパリティビットとの排他的論理和をとることによ
り、記憶回路のビット数を増やすこと無く、データその
ものに障害が発生した場合ばかりでなく、ライトアドレ
スおよびリードアドレスに障害が発生した場合にも、障
害を検出する事が可能となり、障害発生によるデータ誤
りを防ぐことが出来るという効果を有している。
回路は、記憶回路からの読み出しデータの一部または全
部と記憶回路からのデータ読み出しアドバイスの排他的
論理和をとること、および記憶回路への書き込みデータ
の一部または全部と記憶回路へのデータ書き込みアドレ
スのパリティビットとの排他的論理和をとることによ
り、記憶回路のビット数を増やすこと無く、データその
ものに障害が発生した場合ばかりでなく、ライトアドレ
スおよびリードアドレスに障害が発生した場合にも、障
害を検出する事が可能となり、障害発生によるデータ誤
りを防ぐことが出来るという効果を有している。
【図１】本発明の障害検出回路の一実施例を示すブロッ
ク図である。
ク図である。
【図２】図１に示す障害検出回路におけるライトアドレ
ス、ライトデータおよび記憶データの関係を示す説明図
である。
ス、ライトデータおよび記憶データの関係を示す説明図
である。
【図３】図１に示す障害検出回路におけるリードアドレ
ス、記憶データおよびリードデータの関係を示す図であ
る。
ス、記憶データおよびリードデータの関係を示す図であ
る。
【図４】従来の障害検出回路を示すブロック図である。
１ 記憶回路 ２ パリティチェック回路 ３ ライトデータ用ＥＸ−ＯＲ回路 ４ リードデータ用ＥＸ−ＯＲ回路
Claims (2)
- 【請求項１】 記憶回路からのパリティ付き読み出しデ
ータをパリティチェック回路によってチェックすること
により障害を検出する障害検出回路において、前記記憶
回路からの読み出しデータの一部または全部と前記記憶
回路からのデータ読み出しアドバイスのパリティビット
との排他的論理和をとる第１のＥＸ−ＯＲ回路と、該第
１のＥＸ−ＯＲ回路の出力と前記読み出しデータのうち
前記第１のＥＸ−ＯＲ回路に入力されない読み出しデー
タとに対してパリティチェックを行い障害を検出するパ
リティチェック回路とを含んで構成されることを特徴と
する障害検出回路。 - 【請求項２】 請求項１記載の障害検出回路において、
前記記憶回路への書き込みデータの一部または全部と前
記記憶回路への書き込みアドレスのパリティビットとの
排他的論理和をとる第２のＥＸ−ＯＲ回路を備え、該第
２のＥＸ−ＯＲ回路の出力と前記書き込みデータのうち
第２のＥＸ−ＯＲ回路に入力されない書き込みデータと
を合わせたデータを前記記憶回路の書き込みデータとす
ることを特徴とする障害検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4137418A JPH0683718A (ja) | 1992-05-29 | 1992-05-29 | 障害検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4137418A JPH0683718A (ja) | 1992-05-29 | 1992-05-29 | 障害検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0683718A true JPH0683718A (ja) | 1994-03-25 |
Family
ID=15198171
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4137418A Pending JPH0683718A (ja) | 1992-05-29 | 1992-05-29 | 障害検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0683718A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR200477236Y1 (ko) * | 2013-10-04 | 2015-05-21 | 신순재 | 숙면용 잠옷 |
-
1992
- 1992-05-29 JP JP4137418A patent/JPH0683718A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR200477236Y1 (ko) * | 2013-10-04 | 2015-05-21 | 신순재 | 숙면용 잠옷 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20011030 |