JPH0561777A - 記憶制御回路 - Google Patents
記憶制御回路Info
- Publication number
- JPH0561777A JPH0561777A JP3220486A JP22048691A JPH0561777A JP H0561777 A JPH0561777 A JP H0561777A JP 3220486 A JP3220486 A JP 3220486A JP 22048691 A JP22048691 A JP 22048691A JP H0561777 A JPH0561777 A JP H0561777A
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- JP
- Japan
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- parity
- data
- circuit
- odd
- bit
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- Pending
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- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【目的】 データ記憶回路のデータに付加する奇数パリ
ティと偶数パリティをランダムに切り替える。 【構成】 データ記憶回路１１、奇数パリティ生成チェ
ック回路１２、偶数パリティ生成チェック回路１３はデ
ータバス１４に接続され、アドレスバス１５に接続する
パリティ記憶回路１６はデータ記憶回路１１と接続し、
またデータパリティ選択回路１７、パリティエラー保持
回路１８、奇数パリティ生成チェック回路１２、偶数パ
リティ生成チェック回路１３と接続されている。
ティと偶数パリティをランダムに切り替える。 【構成】 データ記憶回路１１、奇数パリティ生成チェ
ック回路１２、偶数パリティ生成チェック回路１３はデ
ータバス１４に接続され、アドレスバス１５に接続する
パリティ記憶回路１６はデータ記憶回路１１と接続し、
またデータパリティ選択回路１７、パリティエラー保持
回路１８、奇数パリティ生成チェック回路１２、偶数パ
リティ生成チェック回路１３と接続されている。
Description
【０００１】
【産業上の利用分野】本発明は、記憶データをバス上に
転送するときにパリティチェックを行ない、データを保
護する記憶制御回路に関するものである。
転送するときにパリティチェックを行ない、データを保
護する記憶制御回路に関するものである。
【０００２】
【従来の技術】情報処理システムなどの従来の記憶制御
回路では、転送データに奇数パリティビットまたは偶数
パリティビットを付加して転送し、パリティチェックを
行うことにより、データを保全していた。
回路では、転送データに奇数パリティビットまたは偶数
パリティビットを付加して転送し、パリティチェックを
行うことにより、データを保全していた。
【０００３】
【発明が解決しようとする課題】従来の記憶制御回路で
は、パリティチェック機能が、奇数パリティまたは偶数
パリティの一方に固定されているので、奇数パリティま
たは偶数パリティの条件に合ったデータ誤りが発生する
と、暫くの間、誤りを検出できないことがあるという欠
点があった。
は、パリティチェック機能が、奇数パリティまたは偶数
パリティの一方に固定されているので、奇数パリティま
たは偶数パリティの条件に合ったデータ誤りが発生する
と、暫くの間、誤りを検出できないことがあるという欠
点があった。
【０００４】そこで本発明の目的は、データ記憶回路の
パリティを奇数パリティと偶数パリティにランダムに切
り替える記憶制御回路を提供することにある。
パリティを奇数パリティと偶数パリティにランダムに切
り替える記憶制御回路を提供することにある。
【０００５】
【課題を解決するための手段】請求項１記載の発明で
は、データバスおよびアドレスバスに接続され、パリテ
ィビットを付加したデータをデータバスに出力する記憶
手段と、奇数パリティおよび偶数パリティを交互に選択
して出力するパリティ選択手段と、このパリティ選択手
段の出力を記憶し、かつ記憶手段のデータに付加する奇
数パリティビットまたは偶数パリティビットを出力する
パリティ記憶手段と、このパリティ記憶手段の記憶する
パリティにより記憶手段の出力するデータのパリティを
チェックするチェック手段とを具備させる。
は、データバスおよびアドレスバスに接続され、パリテ
ィビットを付加したデータをデータバスに出力する記憶
手段と、奇数パリティおよび偶数パリティを交互に選択
して出力するパリティ選択手段と、このパリティ選択手
段の出力を記憶し、かつ記憶手段のデータに付加する奇
数パリティビットまたは偶数パリティビットを出力する
パリティ記憶手段と、このパリティ記憶手段の記憶する
パリティにより記憶手段の出力するデータのパリティを
チェックするチェック手段とを具備させる。
【０００６】請求項２記載の発明では、パリティビット
選択手段はアドレスバスの特定ビットが所定の有意極性
になるごとに、奇数パリティと偶数パリティを切り替え
る。
選択手段はアドレスバスの特定ビットが所定の有意極性
になるごとに、奇数パリティと偶数パリティを切り替え
る。
【０００７】請求項３記載の発明では、アドレスバスの
全ビットの所定の有意極性の所定のパリティを検出する
と、奇数パリティと偶数パリティの交互選択を切り替え
る。
全ビットの所定の有意極性の所定のパリティを検出する
と、奇数パリティと偶数パリティの交互選択を切り替え
る。
【０００８】
【作用】すなわち、請求項１記載の発明によれば、書き
込みデータに奇数パリティビットおよび偶数パリティビ
ットを切り替えて付加し、これを記憶して、読み出しデ
ータのパリティをチェックする。
込みデータに奇数パリティビットおよび偶数パリティビ
ットを切り替えて付加し、これを記憶して、読み出しデ
ータのパリティをチェックする。
【０００９】請求項２記載の発明によれば、アドレスバ
スにアドレスが転送されるごとに、特定ビットが所定の
有意極性になったときに奇数および偶数パリティを切り
替える。
スにアドレスが転送されるごとに、特定ビットが所定の
有意極性になったときに奇数および偶数パリティを切り
替える。
【００１０】請求項３記載の発明によれば、アドレスバ
スにアドレスが転送されるごとに、アドレスバス上の全
ビットの所定の有意極性による所定のパリティを検出す
ると、奇数および偶数パリティの交互選択を切り替え
る。
スにアドレスが転送されるごとに、アドレスバス上の全
ビットの所定の有意極性による所定のパリティを検出す
ると、奇数および偶数パリティの交互選択を切り替え
る。
【００１１】
【実施例】次に添付図面を参照して本発明による記憶制
御回路の実施例を詳細に説明する。
御回路の実施例を詳細に説明する。
【００１２】図１は本発明の第１の実施例を示したもの
である。記憶制御回路１０において、データ記憶回路１
１と奇数パリティ生成チェック回路１２および偶数パリ
ティ生成チェック回路１３はデータバス１４に接続され
ている。アドレスバス１５に接続されたパリティ記憶回
路１６は、データ記憶回路１１と接続され、またデータ
パリティ選択回路１７、パリティエラー保持回路１８、
奇数パリティ生成チェック回路１２および偶数パリティ
生成チェック回路１３と接続されている。奇数パリティ
生成チェック回路１２と偶数パリティ生成チェック回路
１３は、パリティビット選択回路１７と接続されてい
る。
である。記憶制御回路１０において、データ記憶回路１
１と奇数パリティ生成チェック回路１２および偶数パリ
ティ生成チェック回路１３はデータバス１４に接続され
ている。アドレスバス１５に接続されたパリティ記憶回
路１６は、データ記憶回路１１と接続され、またデータ
パリティ選択回路１７、パリティエラー保持回路１８、
奇数パリティ生成チェック回路１２および偶数パリティ
生成チェック回路１３と接続されている。奇数パリティ
生成チェック回路１２と偶数パリティ生成チェック回路
１３は、パリティビット選択回路１７と接続されてい
る。
【００１３】奇数パリティ生成チェック回路１２および
偶数パリティ生成チェック回路１３は、データバス１４
のデータを入力し、書き込み処理のときに、各回路は、
データに付加する奇数パリティビットおよび偶数パリテ
ィビットビットを生成してデータパリティ選択回路１７
に出力する。データパリティ選択回路１７は、データ記
憶回路１１の読み出し処理のときに、パリティ記憶回路
１６が記憶する奇数または偶数パリティのデータを入力
し、その規則性によりデータをチェックし、パリティエ
ラーがあれば、これをパリティビットエラー保持回路１
８に出力する。
偶数パリティ生成チェック回路１３は、データバス１４
のデータを入力し、書き込み処理のときに、各回路は、
データに付加する奇数パリティビットおよび偶数パリテ
ィビットビットを生成してデータパリティ選択回路１７
に出力する。データパリティ選択回路１７は、データ記
憶回路１１の読み出し処理のときに、パリティ記憶回路
１６が記憶する奇数または偶数パリティのデータを入力
し、その規則性によりデータをチェックし、パリティエ
ラーがあれば、これをパリティビットエラー保持回路１
８に出力する。
【００１４】データパリティ選択回路１７は、アドレス
バス１５上の特定のビット、例えば、最下位ビット２０
を入力し、それが有意極性、“１”（または“０”）の
ときに奇数および偶数パリティの選択を切り替える。そ
して、書き込み処理では、奇数パリティ生成チェック回
路１２および偶数パリティ生成チェック回路１３から入
力される奇数パリティビットおよび偶数パリティビット
の一方を選択してパリティ記憶回路１６に出力する。読
み出し処理では、奇数および偶数パリティのエラーが入
力すると、パリティビットエラー保持回路１８に出力す
る。パリティエラー保持回路１８は、そのパリティエラ
ーを記憶する。
バス１５上の特定のビット、例えば、最下位ビット２０
を入力し、それが有意極性、“１”（または“０”）の
ときに奇数および偶数パリティの選択を切り替える。そ
して、書き込み処理では、奇数パリティ生成チェック回
路１２および偶数パリティ生成チェック回路１３から入
力される奇数パリティビットおよび偶数パリティビット
の一方を選択してパリティ記憶回路１６に出力する。読
み出し処理では、奇数および偶数パリティのエラーが入
力すると、パリティビットエラー保持回路１８に出力す
る。パリティエラー保持回路１８は、そのパリティエラ
ーを記憶する。
【００１５】パリティ記憶回路１６は、データ記憶回路
１１と共通のアドレスを有し、アドレスバス１５にデー
タ記憶回路１１のアドレスが出力されると、データパリ
ティ選択回路１７から入力される奇数パリティビットま
たは偶数パリティビットを記憶し、これをデータ記憶回
路１１に出力する。また記憶している奇数または偶数パ
リティを奇数パリティ生成チェック回路１２および偶数
パリティ生成チェック回路１３に出力する。
１１と共通のアドレスを有し、アドレスバス１５にデー
タ記憶回路１１のアドレスが出力されると、データパリ
ティ選択回路１７から入力される奇数パリティビットま
たは偶数パリティビットを記憶し、これをデータ記憶回
路１１に出力する。また記憶している奇数または偶数パ
リティを奇数パリティ生成チェック回路１２および偶数
パリティ生成チェック回路１３に出力する。
【００１６】データ記憶回路１１は、パリティ記憶回路
１６からアドレスとパリティビット２２を入力する。自
回路のアドレスが出力されると、書き込み処理では、デ
ータバス１４から入力されるデータに奇数パリティビッ
トまたは偶数パリティビットを付加して記憶する。読み
出し処理では、パリティデータをデータバス１４に出力
する。
１６からアドレスとパリティビット２２を入力する。自
回路のアドレスが出力されると、書き込み処理では、デ
ータバス１４から入力されるデータに奇数パリティビッ
トまたは偶数パリティビットを付加して記憶する。読み
出し処理では、パリティデータをデータバス１４に出力
する。
【００１７】記憶制御回路１０の動作を説明する。デー
タ記憶回路１１のデータに付加する奇数パリティビット
および偶数パリティビットは、データパリティ選択回路
１７のパリティ選択による。アドレスバス１５上にアド
レスが出力され、かつその最下位ビット２０が所定の有
意極性となる毎にパリティ選択が切り替わるので、パリ
ティの選択はランダム選択に近くなる。記憶データの読
み出しでは、奇数パリティ生成チェック回路１２および
偶数パリティ生成チェック回路１３が、パリティ記憶回
路１６の記憶している奇数パリティビットおよび偶数パ
リティビットを入力してパリティビットをチェックす
る。エラーのときは、パリティエラー保持回路１８に奇
数パリティビットおよび偶数パリティビットエラーとし
て保存される。以上のように、奇数パリティビットおよ
び偶数パリティビットは、ランダムに切り替わるので、
一方のチェックで検出できないパリティビットエラー
も、早期に発見することができる。
タ記憶回路１１のデータに付加する奇数パリティビット
および偶数パリティビットは、データパリティ選択回路
１７のパリティ選択による。アドレスバス１５上にアド
レスが出力され、かつその最下位ビット２０が所定の有
意極性となる毎にパリティ選択が切り替わるので、パリ
ティの選択はランダム選択に近くなる。記憶データの読
み出しでは、奇数パリティ生成チェック回路１２および
偶数パリティ生成チェック回路１３が、パリティ記憶回
路１６の記憶している奇数パリティビットおよび偶数パ
リティビットを入力してパリティビットをチェックす
る。エラーのときは、パリティエラー保持回路１８に奇
数パリティビットおよび偶数パリティビットエラーとし
て保存される。以上のように、奇数パリティビットおよ
び偶数パリティビットは、ランダムに切り替わるので、
一方のチェックで検出できないパリティビットエラー
も、早期に発見することができる。
【００１８】図２は第２の実施例を示したものである。
図２の記憶制御回路３０は、図１の記憶制御回路１０に
アドレスパリティビット生成回路３２を付加したもので
ある。アドレスパリティビット生成回路３２は、アドレ
スバス１５と接続し、アドレスが現われるごとに、全ア
ドレスビットの所定の有意極が、奇数（または偶数）パ
リティのときに選択パルスをデータパリティ選択回路１
７に出力する。データパリティ選択回路１７は、選択パ
ルスを入力する毎に、パリティの選択を切り替えるの
で、アドレスバスとデータバスがショートした場合等の
規則的なデータエラーにおいても故障を検出することが
できる。
図２の記憶制御回路３０は、図１の記憶制御回路１０に
アドレスパリティビット生成回路３２を付加したもので
ある。アドレスパリティビット生成回路３２は、アドレ
スバス１５と接続し、アドレスが現われるごとに、全ア
ドレスビットの所定の有意極が、奇数（または偶数）パ
リティのときに選択パルスをデータパリティ選択回路１
７に出力する。データパリティ選択回路１７は、選択パ
ルスを入力する毎に、パリティの選択を切り替えるの
で、アドレスバスとデータバスがショートした場合等の
規則的なデータエラーにおいても故障を検出することが
できる。
【００１９】
【発明の効果】このように請求項１〜３記載の発明によ
れば、記憶データに付加されるパリティが、奇数および
偶数パリティに交互に切り替わるので、一方に固定され
ている従来のパリティチェックより、誤りを早く検出で
きるという利点がある。
れば、記憶データに付加されるパリティが、奇数および
偶数パリティに交互に切り替わるので、一方に固定され
ている従来のパリティチェックより、誤りを早く検出で
きるという利点がある。
【００２０】請求項２記載の発明によれば、パリティの
切り替えをアドレスバスの特定ビットの特定極性により
行うので、奇数および偶数パリティの切り替がランダム
選択に近くなるという利点がある。
切り替えをアドレスバスの特定ビットの特定極性により
行うので、奇数および偶数パリティの切り替がランダム
選択に近くなるという利点がある。
【００２１】請求項３記載の発明によれば、アドレスバ
スの全アドレスビットの奇数および偶数パリティの一方
により、データパリティが切り替わるので、請求項２よ
り選択肢が多く、よりランダム選択に近いという利点が
ある。
スの全アドレスビットの奇数および偶数パリティの一方
により、データパリティが切り替わるので、請求項２よ
り選択肢が多く、よりランダム選択に近いという利点が
ある。
【図１】本発明の第１の実施例の記憶制御回路の構成を
表わした概略構成図である。
表わした概略構成図である。
【図２】本発明の第２の実施例の記憶制御回路の構成を
表わした概略構成図である。
表わした概略構成図である。
１０、３０ 記憶制御回路 １１ データ記憶回路 １２ 奇数パリティ生成チェック回路 １３ 偶数パリティ生成チェック回路 １４ データバス １５ アドレスバス １６ パリティ記憶回路 １７ データパリティ選択回路 １８ パリティエラー保持回路 ３２ アドレスパリティビット生成回路
Claims (3)
- 【請求項１】 データバスおよびアドレスバスに接続さ
れ、パリティビットを付加したデータをデータバスに出
力する記憶手段と、 奇数パリティおよび偶数パリティを交互に選択して出力
するパリティ選択手段と、 このパリティ選択手段の出力を記憶し、かつ前記記憶手
段のデータに付加する奇数パリティビットまたは偶数パ
リティビットを出力するパリティ記憶手段と、 このパリティ記憶手段の記憶するパリティにより前記記
憶手段の出力するデータのパリティをチェックするチェ
ック手段とを具備することをことを特徴とする記憶制御
回路。 - 【請求項２】 前記パリティビット選択手段は前記アド
レスバスの特定ビットが所定の有意極性になるごとに、
前記奇数パリティと偶数パリティを切り替えることを特
徴とする請求項１記載の記憶制御回路。 - 【請求項３】 前記アドレスバスの全ビットの所定の有
意極性の所定のパリティを検出すると、奇数パリティと
偶数パリティを切り替えることを特徴とする請求項１記
載の記憶制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3220486A JPH0561777A (ja) | 1991-08-30 | 1991-08-30 | 記憶制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3220486A JPH0561777A (ja) | 1991-08-30 | 1991-08-30 | 記憶制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0561777A true JPH0561777A (ja) | 1993-03-12 |
Family
ID=16751832
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3220486A Pending JPH0561777A (ja) | 1991-08-30 | 1991-08-30 | 記憶制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0561777A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7654024B2 (en) | 2002-09-27 | 2010-02-02 | Laser Band, Llc | Separated wristband label assembly |
| JP2012216046A (ja) * | 2011-03-31 | 2012-11-08 | Renesas Electronics Corp | マイクロコンピュータ及び異常メモリアクセス検出方法 |
-
1991
- 1991-08-30 JP JP3220486A patent/JPH0561777A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7654024B2 (en) | 2002-09-27 | 2010-02-02 | Laser Band, Llc | Separated wristband label assembly |
| JP2012216046A (ja) * | 2011-03-31 | 2012-11-08 | Renesas Electronics Corp | マイクロコンピュータ及び異常メモリアクセス検出方法 |
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