JPH01135553U - - Google Patents
Info
- Publication number
- JPH01135553U JPH01135553U JP2985588U JP2985588U JPH01135553U JP H01135553 U JPH01135553 U JP H01135553U JP 2985588 U JP2985588 U JP 2985588U JP 2985588 U JP2985588 U JP 2985588U JP H01135553 U JPH01135553 U JP H01135553U
- Authority
- JP
- Japan
- Prior art keywords
- control program
- interrupt
- mode
- storage unit
- central processing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012360 testing method Methods 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 2
- 230000010355 oscillation Effects 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
Description
第1図はこの考案の一実施例の回路構成を示す
ブロツク図、第2図は同実施例に用いられるテス
ト処理制御部を示す図、第3図は同実施例を説明
するためのタイムチヤート、第4図は同実施例を
説明するためのフローチヤートである。 1…CPU、4…ROM、5…オペレーシヨン
デコーダ、6…ALU、7…テスト処理制御部、
8…アドレスレジスタ、9…汎用レジスタ、10
…アドレス制御部、11…発振部、12,20,
23,24…フリツプフロツプ、13,14,1
5,17,18…アンドゲート、16…オアゲー
ト、22…インバータ、26…分周回路、27…
ジヤンプ先アドレス記憶部。
ブロツク図、第2図は同実施例に用いられるテス
ト処理制御部を示す図、第3図は同実施例を説明
するためのタイムチヤート、第4図は同実施例を
説明するためのフローチヤートである。 1…CPU、4…ROM、5…オペレーシヨン
デコーダ、6…ALU、7…テスト処理制御部、
8…アドレスレジスタ、9…汎用レジスタ、10
…アドレス制御部、11…発振部、12,20,
23,24…フリツプフロツプ、13,14,1
5,17,18…アンドゲート、16…オアゲー
ト、22…インバータ、26…分周回路、27…
ジヤンプ先アドレス記憶部。
Claims (1)
- 少なくとも制御プログラムを記憶した記憶部、
各種レジスタおよび演算部を有する中央演算装置
と、上記記憶部の制御プログラムをテストするた
めのテストモードを指定するモード指定手段と、
このモード指定手段によりテストモードが指定さ
れた状態で上記中央演算装置による制御プログラ
ムの1ステツプ処理毎に割込み処理を実行する割
込み実行手段と、この割込み実行手段による割込
み処理により得られた上記制御プログラムの実行
データを出力する出力手段とを具備したことを特
徴とするデバツク回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2985588U JPH01135553U (ja) | 1988-03-08 | 1988-03-08 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2985588U JPH01135553U (ja) | 1988-03-08 | 1988-03-08 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01135553U true JPH01135553U (ja) | 1989-09-18 |
Family
ID=31254431
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2985588U Pending JPH01135553U (ja) | 1988-03-08 | 1988-03-08 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01135553U (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49120559A (ja) * | 1973-03-16 | 1974-11-18 |
-
1988
- 1988-03-08 JP JP2985588U patent/JPH01135553U/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49120559A (ja) * | 1973-03-16 | 1974-11-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS5886648A (ja) | トレ−ス装置 | |
| JPS62156738A (ja) | プログラム制御装置 | |
| JPH01135551U (ja) | ||
| JPS639651U (ja) | ||
| JPH02130041U (ja) | ||
| JPH03255535A (ja) | 中央処理装置 | |
| JPH03113438U (ja) | ||
| JPS6452004U (ja) | ||
| JPH0258803U (ja) | ||
| JPS61240341A (ja) | マイクロプログラム制御装置 | |
| JPS6349846A (ja) | 演算処理装置 | |
| JPH0782370B2 (ja) | シ−ケンサのタイマ処理装置 | |
| JPH038782U (ja) | ||
| JPH01127036U (ja) | ||
| JPS6335104U (ja) | ||
| JPH0340075A (ja) | マイクロコンピュータ | |
| JPH0330148U (ja) | ||
| JPH01135554U (ja) | ||
| JPH0330028A (ja) | シグナルプロセッサ | |
| JPS5953410U (ja) | シ−ケンス制御装置 | |
| JPH0619752A (ja) | マイクロコンピュータ | |
| JPH02108154U (ja) | ||
| JPS6398034A (ja) | シヤド−メモリ方式 | |
| JPS61204260U (ja) | ||
| JPH05274182A (ja) | プログラムの性能測定方式 |