JPH01136080A - 集積回路素子のテスト装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、集積回路素子の論理機能を試験する集積回路
素子のテスト装置に関し、特に、集積回路素子の論理機
能試験と共に動作速度の試験を行えるようにした集積回
路素子のテスト装置に関する。

［従来の技術］ 集積回路素子の論理機能を試験するためのテスト装置は
、一般に、被測定デバイスに与える入力パターンとこの
入力パターンの応答出力としての期待値である出力期待
パターンとを発生し、前記入力パターンを被測定デバイ
スに与えた際の応答出力と前記出力期待パターンとを比
較して被測定デバイスの良否判定を行うものとなってい
る。

従来のこの種のテスト装置においては、入力パターンを
被測定デバイスへ入力させる周期、即ちテスト周期は、
被測定デバイスの応答速度を考慮した一定の値に、プロ
グラム等により設定されている。

［発明が解決しようとする問題点］ ところで、通常、集積回路素子の動作速度及びメモリの
アクセスタイムにはバラツキがある。このため、論理機
能試験のテスト周期を決定する際にも、このバラツキを
考慮しである程度余裕を持った周期に設定する必要があ
るが、これは多数の入力パターンを扱うこの種のテスト
ではテスト時間の増加を招来する。

また、被測定デバイスの動作速度及びアクセスタイム等
が規格値を大幅に下回っていた場合には、入力パターン
に対する応答出力が得られる前に出力期待パターンとの
比較が行われる。その結果、この場合にも不良品と判定
されるので、論理機能の不良か動作速度の不良かの判断
がつがないという問題点もある。

更に、被測定デバイスの最高動作速度又はアクセスタイ
ム等を測定し、被測定デバイスの動作速度によるランク
分は選別を行う場合には、上述した従来のテスト装置で
は、テストプログラムによってテスト周期を何段階が変
えながら、同一テストを複数回繰り返し、良品と不良品
との限界値を求めることにより、ランク分けを行う必要
がある。

このため、テスト時間が長くなり、従来の集積回路素子
（ＬＳＩ）テスト装置は高価であるにも拘らず、そめス
ループットが低いという欠点を有する。

本発明は、かかる問題点に鑑みてなされたものであって
、試験時間が短縮されると共に、−回のテストで論理機
能試験と動作速度の測定とを同時に行うことができる集
積回路素子のテスト装置を提供することを目的とする。

［問題点を解決するための手段］ 本発明に係る集積回路素子のテスト装置は、入力パター
ンと出力期待パターンとを発生するパターン発生回路と
、トリガ信号に基いて前記入力パターンを被測定デバイ
スに与えるタイミングを制御するタイミング発生回路と
、前記被測定デバイスの前記入力パターンに対する応答
出カバターンと前記出力期待パターンとを入力し両パタ
ーンを比較する比較回路と、このパターン比較回路から
の一致出力によって前記トリガ信号を発生ずるトリガ信
号発生回路と、このトリガ信号発生回路から出力される
前記トリガ信号の発生周期を計測するカウンタとを有す
ることを特徴とする。

［作用］ 本発明によれば、入力パターンに対する応答出カバター
ンが得られた直後に、このパターンと出力期待パターン
との一致が前記パターン比較回路によって得られると、
その出力により１．トリガ信号が発生される。このトリ
ガ信号は、次の入力パターンの被測定デバイスへの送出
を促すため、入力パターンの送出周期、即ち、テスト周
期は完全に被測定デバイスの応答時間又は内部素子の遅
延特性に同期したものとなる。従って、テスト時間に無
駄がなく試験時間の短縮が図れる゛。

更に、本発明によれば前記トリガ信号の周期をカウンタ
によって計測するようにしているので、被測定デバイス
の動作速度又はアクセスタイムを定量値として得ること
ができる。このため、不良の態様か機能不良か動作速度
不良かが判別できる。

また、動作速度のランク分は選別も１回のテストで実施
することができる。

［実施例コ 以下、添付の図面を参照して本発明の実施例について説
明する。

第１図は、本実施例に係るＬＳＩテスト装置の構成を示
すブロック図である。テスト装置１は、計算機システム
（図示せず）とバスＢを介して接続されている。テスト
装置１には外部端子Ｔが備えられており、この外部端子
Ｔに被測定デバイス２を適宜接続して試験が行えるよう
に構成されている。

次に、テスト装置１の具体的構成について説明する。計
算機システムからのバスＢはパターン発生回路１１、タ
イミング発生回路１２及び期待値レジスタ２２に接続さ
れている。パターン発生回路１１は、計算機システムか
らバスＢを介して予めロードされた試験用の入力パター
ンと出力期待パターンとを、順次高速に読出すもので、
高速バッファメモリにより構成されている。

このパターン発生回路１１から読出されるρビット（、
＆＝ｍ＋ｎ）のパターンデータのうち、ｍビットからな
る入力パターンは、入力パルス変調回路１３に与えられ
、ｐビットのパターンデータのうち、ｎビットからなる
出力期待パターンは、期待波形変調回路１４に与えられ
ている。

タイミング発生回路１２は、計算機システムからロード
されたパターン変調用の情報、例えば、基準クロックか
らの位相情報及びパルス幅の情報等を、後述するトリガ
信号に同期して読出すものである。このタイミング発生
回路１２からのパターン変調用の情報も入力パルス変調
回路１３及び期待波形変調回路１４に夫々与えられてい
る。

入力パルス変調回路１３は、入力された入力パターンを
パターン変調用の情報に基き変調し、入力パルス波形を
出力する。この例では、入力パターンがシリアルパター
ンである入力パルス波形となっているが、勿論パラレル
パターンであっても良い。上記入力パルス波形はドライ
バ１５によって増幅され、外部端子Ｔを介して被測定デ
バイス２の入力端子に与えられている。

一方、期待値波形変調回路１４は、パターン発生回路１
１から与えられる出力期待パターンをパターン変調用の
情報に基いて変調し、ｎビットのパラレルパターンの状
態でｎ個の一致検出回路１６の各一方の入力に与える。

また、被測定デバイス２の出力端子から出力される前記
入力パターンに対するｎビットの応答出力は、外部端子
Ｔを介してｎ個のコンパレータ１７の夫々に導入される
。

これらのコンパレータ１７は、被測定デバイス２の応答
出力をテスト装置１内の論理レベルに変換し、−数構出
回路１６の各他方の入力端に与える。

−数構出回路１６は、被測定デバイス２の入力パルスに
対する応答出力と出力期待パターンとの各対応するビッ
トの一致又は不一致を検出し、−致したとき″“１″°
を、また不一致のとき°“０パを出力する。ＡＮＤ回路
１８は、これら−数構出回路１６の出力が全て“１″′
のとき、即ち、被測定デバイス２の出力と出力期待パタ
ーンの全てのビットが一致したときのみ“ｌ°′を出力
する。

このＡＮＤ回路１８の出力はトリガ信号発生回路１９に
導かれている。トリガ信号発生回路１９は、ＡＮＤ回路
１８の出力に基いて所定パルス幅のトリガ信号を発生す
るものであり、例えば、ワンショット回路等から構成さ
れる。

このトリガ信号発生回路１９で発生するトリガ信号はタ
イミング発生回路１２にタイミング決定のための信号と
して与えられると共に、カウンタ２０にも与えられてい
る。カウンタ２０はトリガ信号の発生周期を計測するも
ので、その計測値は計測値レジスタ２１に格納される。

計測値レジスタ２１は、トリガ信号の発生の都度新たな
計測値と既に格納されている計測値とを比較し、大きい
方の計測値を格納する。従って、計測値レジスタ２１に
は、全入力パターンによる試験終了後に、カウンタ２０
の計測値のうちの最大値が保持される。一方２期待値レ
ジスタ２２には、計算機システムからバスＢを介して被
測定デバイス２の応答時間め期待値が予め格納されてい
る。

この期待値レジスタ２２に格納された期待値と計測値レ
ジスタ２１に格納された計測値とは、判定回路２３に与
えられている。判定回路２３は、全入力パターンについ
ての試験が終了した後、上記期待値と計測値とを比較し
てデバイスの動作速度の良否判定を行う。

次に、以上のように構成された本テスト装置ｌの動作を
第２図のタイミング図に従って説明する。

第２図（ａ）乃至（ｄ）は夫々第１図のａ乃至ｄ点にお
ける信号タイミングを示す。

先ず、パターン発生回路１１及びタイミング発生回路１
２に強制的にトリガを与える等の方法により、図中イに
示すように１番目の入力パターン（ａ）と出力期待パタ
ーン（ｃ）とが夫々出力される。

この第１番目の入力パターンに対する被測定デバイス２
からの応答出力（ｂ）が図中口で示す時点で得られると
、出カバターンが正常であれば、直ちにトリガ信号（ｄ
）が得られるので、続いて次の入力パターン（ａ）と出
力期待パターン（ｃ）とが出力さ−れる。

このとき、同時にカウンタ２０の計測も開始される。口
の時点で発生した入力パターン（ａ）に対する応答出力
（ｂ）がハの時点で得られた場合に、次のトリガ信号（
ｄ）が発生する。カウンタ２０は、この時点までの計測
値を計測値レジスタ２１に出力すると共に、次のトリガ
周期の計測を開始する。これを繰り返すことにより、論
理機能試験終了時の計測値レジスタ２１に動作速度を示
すトリガ周期の最大値が得られることになる。

このように、本実施例のテスト装置によれば、入力パタ
ーンの送出周期、即ちテスト周期が、被測定デバイスの
動作速度に同期しているので、試験時間に無駄がなく、
１回のテストによって動作速度を定量的に把握すること
ができるので、不良の原因分析及びランク分は選別も１
回のテストで可能となる。

なお、本発明は上述した実施例に限定されるものではな
い。例えば、上記実施例では、カウンタ２０の上限値を
特に定めなかったが、被測定デバイス２か、ある入力パ
ターンに対して出力期待パターンとは異なるパターンを
出力したときく論理機能不良）、トリガ信号は発生され
ないことによりテスト装置が停止状態、となってしまう
のを防止するため、カウンタに上限値を設け、カウンタ
の計測値がこの上限値に達した場合に、被測定デバイス
が機能不良であると判定して、次の入力パターンの出力
を促すためのトリガ信号を発生させるようにしても良い
。

また、上記実施例においては、期待値レジスタと判定回
路によって良否判定しているが、例えば、計測値レジス
タの値を外部の計算機システムが読込み、該計算機シス
テムのソフトウェアで良否判定することも可能である。

［発明の効果］ 以上説明したように本発明によれば、被測定デバイスの
出力を常時監視し、１パターン毎に被測定デバイスの応
答時間又は遅延と入力パルステスト周期とが同期し、更
に、同期がとれたトリガ信号の間隔をカウンタで計測す
ることにより、被測定デバイスの最高動作速度又はアク
セスタイムを定量値として得ることができるため、製造
工程で生ずるバラツキを常にモニターすることができ、
更に、最終製品の品質保証にも対応できる極めて信頼性
が高いテスト装置を得ることができる。また、動作速度
及びアクセスタイム等のランク分は選別を行う場合でも
、定量値として得られる計測値を処理することにより自
由に設定することができるため、テスト回数は１回だけ
でよくテスト装置のスループットを飛躍的に向上させる
ことができるという効果を奏する。

【図面の簡単な説明】

第１図は本発明の実施例に係る集積回路素子のテスト装
置を示すブロック図、第２図（ａ）乃至（ｄ）は夫々第
１図のａ乃至ｄ点における信号タイミングを示すタイム
チャート図である。 １；テスト装置、２；被測定デバイス、１１；パターン
発生回路、１２；タイミング発生回路、１３；入力パル
ス変調回路、１４；期待波形変調回路、１５；ドライバ
、１６；−数構出回路、１７；コンパレータ、Ｌ８：Ａ
ＮＤ回路、１９；トリガ発生回路、２０；カウンタ回路
、　２１；計測値レジスタ、２２；期待値レジスタ、２
３；判定回路 イ　　　　　　　　　　　　　　　　ロ第２図

Claims (1)

【特許請求の範囲】
1. 入力パターンと出力期待パターンとを発生するパターン
   発生回路と、トリガ信号に基いて前記入力パターンを被
   測定デバイスに与えるタイミングを制御するタイミング
   発生回路と、前記被測定デバイスの前記入力パターンに
   対する応答出力パターンと前記出力期待パターンとを入
   力し両パターンを比較する比較回路と、このパターン比
   較回路からの一致出力によって前記トリガ信号を発生す
   るトリガ信号発生回路と、このトリガ信号発生回路から
   出力される前記トリガ信号の発生周期を計測するカウン
   タとを有することを特徴とする集積回路素子のテスト装
   置。