JPH011375A - 映像処理装置および映像処理方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、二次元映像のファクシミリを電気通信するた
めの映像データ圧縮に関するものであり、更に詳しくい
えば、映像データの垂直モード符号化のための基準走査
線を選択する装置に関するものである。

〔従来の技術〕

映像を電気通信する装置は映像を符号化するために１つ
の場所における送信器と、符号化された映像データを送
るための通信リンクと、符号化された映像データを復号
するために別の場所における受信器とを含む。通常は、
ファクシミリ伝送の主なコストは、映像データを電話線
のような通信リンクを介して伝送する費用である。従っ
て、伝送すべき映像データのビット数を減少させ、それ
により通信リンクの運用費を低減するために伝送前に映
像データを圧縮することか好ましい。

映像データを圧縮する従来の技術は、国際電信電話諮問
委員会勧告（Ｃ（ＪＴＴ）Ｔ、４　　（ジュネーブ、１
９８０）ｒスタンダーダイゼーション・オブ・グループ
・３・ファクシミリ・アバレイタス・フォー・ドキュメ
ント・トランスミッション（ＳＴＡＮＤＡＲＤＩＺＡＴ
ＩＯＮ　ＯＦ’　ＧＲＯＵＰ　３　ＦＡＣ８ＩＭＩＬＥ
ＡＰＰＡＲＡＴＵＳ　ＦＯＲＤＯＣＵＭＥＮＴ　ＴＲＡ
ＮＳＭＩＳＳＩＯＮ）Ｊに記載されている垂直モード符
号化技術を用いて映像データを符号化することである。

垂直モード符号化技術は、伝送のために符号化すべき映
像の各走査線に対して基準走査線を必要とする。符号化
すべき現在の走査線を、現在の走査線と基準走査線の間
の変化すなわち差のみを符号化することにより表すこと
ができるように、基準走査線が用いられる。

〔発明が解決しようとする課題〕

ＣＣＩ　ＴＴファクシミリデータ圧縮符号化アルゴリズ
ムは、現在の走査線の直前の走査線を基準走査線さして
常に用いている。しかし、符号化すべき現在の走査線と
直前の走査線の差が大きいことがあり得るから、通信リ
ンクを介して伝送される映像データの量が十分に多いこ
とがあり得る。そのために映像データ圧縮の目的が阻ま
れることがしばしばある。

〔課題を解決するための手段〕

本発明は、映像データの垂直モード符号化のために基準
走査線を選択する相互に接続された複数の基準選択チッ
プを使用するものである。通信リンクを使用する費用が
低減されるように、基準選択チップによって映像データ
の圧縮が改善される。

本発明の一実施例においては、複数の基準選択チップは
、各候補基準走査線で入力走査線を符号化することから
行われたデータ圧縮を評価することにより、入力走査線
の前の複数の走査線から基準走査線を選択する。とくに
、入力走査線中の対応するビットに一致しない各候補基
準走査線中の各ビットがカウントサれる。各侯補基酢走
査線に対する映像データを入力走査線に対する映像デー
タと排他的論理和相合わせすることにより、これ？行う
ことが好ましい。最少数の非類似ビットを有する候補走
査線が基準走査線と・して選択される。

どの候補基準走査線が入力走査線に対する最少数の非類
似ビットを有するかを判定するために、非類似ビットの
数の２進和を格納するために最上位のビット位置から最
下位のビット位置まで配置されたビット位置を有するレ
ジスタが各候補基準走査線に紹合わされる。和が比較さ
れると、引続くビット位置中の２進値が、最上位のビッ
ト位置から最下位のビット位置まで比較される。レジス
タの比較されたビット位置の２進値が別のレジスタの対
応するビット位置中の２進値より大きいと、そのレジス
タが仲裁を失ったことを示す負は信号を各基準選択チッ
プが発生する。レジ、スタの最下位のビット位置の２進
値が任意のレジスタの最下位のビット位置の２進値より
大きくないと、入力走査線中の対応するビットに非類似
の最少数のビットをどの基準走査線が持っていたかを示
すｔめに、組合わされているチップが勝ち信号を発生す
る。

最少数の２進和を有する２つのレジスタがデッドロック
を生じないように、各チップ候補基準走査線の間で優先
権を確立する回路を含む。したがって、最少数の２進値
を持つレジスタが最高の優先権を持つ候補基準走査線に
も対応する時のみ発生される。

〔実施例〕

以下、図面を参照して本発明の詳細な説明する。

概観 第１図は本発明の基準走査線選択装置４の一実施例のブ
ロック図である。この基準走査線選択装置４は、符号化
すべき映像を走査する走査器８と、複数の候補基準走査
線と符号化すべき入力走査線（以後、「符号化線」と呼
ぶ）を格納するメモリ１２と、符号化線中の対応するビ
ットに等しくない最少数のビットを有する候補基準走査
線を選択する基準走査線選択器１６と、符号化線を基準
走査線で符号化するための圧縮器２０と、この装置の動
作を制御するＣＰＵ２４　とを含む。

ＣＰＵ２４はＣＰＵメモリバス２８と、ＣＰＵ選択器バ
ス３２と、ＣＰＵ圧縮器パス３６とをそれぞれ介してメ
モリ１２と、基準走査線選択器１６と、圧縮器２０と通
信できる。メモリ１２はメモリ選択器バス４０を介して
基準走査線選択器１６と通信し、基準走査線選択器１６
は選択器圧縮器パス４４を介して圧縮器２０と通信する
。

走査器８はＣＰＵメモリバス２８を介してＣＰＵ２４お
よびメモリ１２と通信できる。走査器８としては、キャ
ノン株式会社製のキャノンレーザコピア装ｆｉｔ　（５
ＳＦ−Ｊ７６０５）　　の部品とすることが好ましい。

メモリ１２と、圧縮器２０と、ＣＰＵ２４　　とは赤常
の要素であって本発明の構成要素ではないから、それら
についての詳細な説明は省略するつ第２図に示すように
、基準線選択器１６は複数個、たとえば５枚の基準選択
器チップ４８Ａ〜４８Ｅと、仲裁バス５２と、ドライバ
５６とを有する。

本発明についての概観を説明するために、基準線選択器
１６の全体的な動作を理解するために必要な接続だけを
示した。他の制御線とデータ線は図示を省略したが、後
で説明することにする。

基準選択器チップ４８Ａ〜４８にそれぞれの構造は同じ
である。第２図に示すように、各基準選択器チップ４８
Ａ〜４８Ｅは、信号を仲裁パス５２に置き、かつその仲
裁パスから信号を受けるための仲裁線（ＡＲＢ）５８と
、選択した基準走査線を選択器圧縮器バス４４へ通じさ
せる基準出力（ＲＥＦＯＵＴ　”）線５９とを有する。

各基準選択器チップは仲裁ディスエイプル入力端子（Ａ
ＤＩＮ）６０　　と、イネイブル入力端子（ＥＩＮ）６
４と、仲裁ディスエイプル出力端子（ＡＤＯＵＴ　）　
６８と、イネイブル出力端子（Ｅｏｔｒｒ）７２とを更
に含む。各ＡＤＯＵＴ６８は隣接する基準選択器チップ
中の対応するＡＤ　ＩＮ６　Ｑ　　へ接続され、各１１
ｉ１：０ＵＴ７２は隣接する基準選択器チップ中の対応
するＡＤＩＮ６０へ接続される。基準選択器チップ４８
ＡのＡＤＩＮ６０とＥＩＮ６４　　、および基準選択器
チップ４８ＥのＡＤＯＵＴ６８は接地される基準選択器
チップ４８ＥのＢＯＵＴ７２はドライバ５６へ接続され
る。

このように構成する理由については後で詳しく説明する
。

各基準走査線選択器チップ４８Ａ〜４８Ｅけ、符号化す
べき次の入力走査線を受ける符号化線入力端子７６と、
それぞれ２つの基準線入力端子８０Ａと８ＱＢ、　８０
Ｃと８０Ｄ、　８０Ｅと１３ＱＦ’、　８０Ｇと８０Ｈ
１８０Ｉと８０Ｊとを有する。基準線入力端子８０Ａ〜
８０Ｊは候補基準走査線を基準線選択器１６へ与える。

動作時には、各基準選択器チップ４８Ａ〜４８Ｅの符号
化線入力端子７６へＩ　（Ｉ＝１．２，３．、、）番目
の符号化線が１度に１バイトずつ入力される。

それと同時に、候補基準走査線を構成する映像走査線列
中の符号化線に先立つ１０本の走査線（すなわち、Ｉ−
１、Ｉ−２，、、ｌ−１０）が基準線入力端子８０Ａ〜
８０Ｊ　　へ入力される。各基準選択器チップ４８Ａ〜
４８Ｅ　　は１番目の符号化線をそれのそれぞれの入力
候補基準走査線対と比較して、各候補基準走査線中のビ
ットのうち、符号化線中の対応するビットとは異なるビ
ットの数を決定する。この決定は、符号化線中のビット
と、各侯補基準走査線中の対応するビットとの排他的論
理和組合わせを基にしたものである。次にこの結果とし
ての２つの和が、他の基準選択器チップにより決定され
た和と仲裁バス５２を介して比較され、どの候補基準走
査線が最少数の違いを生じたかを決定する。符号化線に
類似しない最少数のビットを有する候補基準走査線が決
定された後で、各候補基準走査線メモリ１２により１本
の線だけ移動させられ（すなわち、（Ｉ−１）番目の走
査線が（Ｉ−２）番目の走査線となる）、処理されたば
かりの符号化線が候補基準走査線入力端子８０Ａへ入力
されて新しい（Ｉ−１）番目の候補基準走査線となる。

それから、（Ｉ＋１）番目の符号化線が各符号化線入刃
端子７６へ入力される。

この装置を効率的に動作させるために、（Ｉ＋１）番目
の符号化線が処理されている間に工番目の符号化線が出
力される。（１＋１）番目の線が符号化線入刃端子７６
へ入力されている間に１番目の符号化線が（Ｉ−１）番
目の走査線として入力されるから、工番目の符号化線を
選択器圧縮器バス４４へ通信させるために、基準線入力
端子８０Ａは符号化線出力線８４へ接続される。

工番目の符号化線のための選択された候補基準走査線基
準選択器チップ４８Ａ〜４８Ｅの上側の基準線入力端子
８０Ｂ　、　８０Ｄ　、　８０Ｆ　、　８０Ｔ（または
８０Ｊの１つへ入力されることは可能である。これが起
ると、選択きれた基準走査線が移動させられ、（Ｉ＋１
）番目の符号化線を処理している時に、隣接するチップ
の下側の基準線入力端子へ入力される。したがって、（
工＋１）番目の符号化線を処理している間に、選択され
た基準走査線を出力することを隣接する基準選択器チッ
プへ命じなければならない。

これは各基準選択器チップ４８Ａ〜４８Ｅ中のＥＯＵＴ
７２とＥＩＮ６４により行われる。選択された基準線が
基準選択器チップ４８Ａ中の基準線入力端子８０Ｂから
基準選択器チップ４８Ｂ中の基準線入力端子８０Ｃへ移
動させられる例をとるために、信号が基準選択器チップ
４８ＡのＥＯＵＴ７２へ出力され、基準選択器チップ４
８ＢのＥＩＮＳ４へ入力される。この信号は、選択され
た基準走査線として、基準線入力端子８０Ｃへ入力され
ている候補基準走査線を出力することを基準選択器チッ
プ４８Ｂに命する。

基準選択器チップ４８Ａに先立つ基準選択器チップはな
いから、基準選択器チップ４８ＡのＥＩＮ６４は接地さ
れる。

符号化すべき工番目の線に対する選択された基準走査線
が、選択過程中に基準選択器チップ４８Ｅの基準線入力
端子８０Ｊへ入力されることも可能である。すなわち、
選択された基準走査線は（Ｉ−１０）番目の走査線であ
った。この場合には、基準選択器チップ４８ＥのＥＯＵ
Ｔ７２から適切な信号を受けた時に、ドライバ５６が選
択された基準走査線を選択器圧縮器バス４４へ出力でき
るように、前の（ｒ−１０）番目の走査線をドライバ５
６へ入力するために特殊なあふれシフト線８８を設ける
必要がある。

先に説明したように、符号化線と各候補基準走査線の間
の類似性を確かめるために、工番目の符号化線中の引続
くビットと各候補基準走査線中の対応するビットとの排
他的論理和組合わせを行うことにより基準走査線が選択
される。非類似ビットの数がカウントされ、最少数の非
類似ビットを有する基準走査線が基準走査線として選択
されるう比較を行う基準選択器チップが５枚あるから、
選択された基準走査線をどのチップが含んでいるかを判
定するために、チップ同士で通信し、かつチップの間で
仲裁することが必要である。

仲裁バス５２を用いて仲裁が行われる。仲裁バス５２は
１３ビツトパスであって、コレクタ開放ワイヤオア操作
の実現を容易にするために引上げ抵抗を利用する。した
がって、バス上の特定のワイヤは、積鳳的に低レベルに
駆動されるのでなければ高レベルを保つから、基準選択
器チップがバスを低レベルに駆動しなければ、各チップ
はそれに関連する仲裁線５８上の高レベル入力を検出す
る。

この実施例においては、各基準選択器チップ４８Ａ〜４
８Ｅは、各入力候補基準走査線ごとに１つずつ、一対の
１３ビツトレジスタを含む。それらのレジスタはそれに
関連する候補基準走査線に対する非類似ビットのカウン
トを含む。仲裁は、各レジスタ中の対応するビットが、
最上位のピット位置から始って最下位のピット位置まで
仲裁バス５２を用いて比較されて、最小値をどのレジス
タが含んでいるかを判定する、という直列の過程である
。この過程は第１表を参照することにより理解できる。

第１表 ピット位置 候　補　チップ　１２１１　１０９８７６５４３２１　
０（Ｉ−１０）　　４８Ｅ　　１　　＊　　＊　　＊＊
＊＊＊＊＊＊＊＊（Ｉ−９）　　４８Ｅ　　０　１　１
　０００１００１０１ｊ（Ｉ−８）　　４８Ｄ　　Ｏ１
１１＊＊＊＊＊＊＊＊＊（Ｉ−７）　　４８０　１　　
＊　　＊　　＊＊＊＊＊＊＊＊＊才（ｒ−ｓ）　　４８
Ｃ１＊　　＊　　＊　＊斗：＊＊＊＊＊＊＊（Ｉ−５）
　　４８ＣＯ１１０００１００１０１１（Ｉ−４）　　
４３８　１　　＊　　＊　　＊＊＊＊＊＊＊＊＊＊（Ｉ
−３）　　　４８Ｂ　　　　１　　　本　　＊　　　＊
＊＊＊＊＊＊＊＊＊（Ｉ−２）　　４８Ａ　　ｌ　　＊
　＊　　＊＊＊＊＊＊＊＊＊＊（Ｉ−１）　　４８Ａ　
　０　１　１　１　＊＊＊＊＊＊＊＊＊第１表は各候補
基準走査線に対する非類似ビットのカウントのためのビ
ット位置の値を示すものであろう各チップはそれのレジ
スタのビット１２を仲裁バス上のビット１２と比較する
。この例においては、候補基準走査線Ｉ−１、Ｉ−５，
Ｉ−８，Ｉ−９に対応するレジスタはこの位置に零を有
する。したがって、仲裁バス５２のビット１２はチップ
４８Ａ、　４８Ｃ，４８Ｄ、　４８Ｅにより低レベルに
駆動される。各チップがそれの仲裁バス５２のビット１
２上の低レベル信号を検出すると、この位置に１を有す
るどのレジスタよりも低い値を有するレジスタがどこか
に存在することをそのチップは知る。

ある時刻にはただ１つのビットが調べられるから、低レ
ベルの値が存在することが判定された時に、負は抵抗を
仲裁過程からディスエイプルする必要がある。さもない
と、負は抵抗の以後のピット位置の１つにおけるＯが他
の基準ｆ択器チップを誤った値比較へ誤って導くことが
ある（というのは、勝ちレジスタが同じ位置に１を持つ
ことがあるからである）。その結果として、候補基準走
査線ｒ−２，１−３，Ｉ−４，Ｉ−６，Ｉ−７，ｌ−１
０に対するレジスタは仲裁過程からディスエイプルされ
る。

このことはそれらのレジスタの残りのビット位置中の星
印により示されている。

次に、基準選択器チップ４８Ａ、　４８Ｃ，４８Ｄ、　
４８Ｅが、候補基準走査線Ｉ−１、Ｉ−５，Ｉ−８，Ｉ
−９に対するレジスタのビット１１と比較する。仲裁過
程に関与する全てのレジスタはこの位置に「１」を有す
るから、仲裁バス５２は低レベルに駆動されず、したが
って各レジスタは仲裁過程を続行する。それから、関与
しているレジスタのビット１０と仲裁バス５２のビット
１０が検査される。また、関与しているレジスタはこの
ピット位置にＯを有しないから、仲裁バス５２は高レベ
ルのままであり、仲裁過程は続行される。

関与しているレジスタのビット９が検査されるト、仲裁
バス５２のビット９が、基準走査線Ｉ−５゜Ｉ−９のた
めのレジスタ中にＯが生ずることにより低レベルに駆動
される。したがって、基準走査線Ｉ−１、Ｉ−８のため
のレジスタが仲裁過程から脱落する。基準走査線１−５
とＩ−９のためのレジスタがそれぞれの位置に両方共に
１を含むか、両方共にＯを含むかであるから、ビット８
からビット１に対する基準走査線Ｉ−５とＩ−９に対す
るレジスタの間で仲裁過程が続行される。ビット０が検
査されると、両方の関与するレジスタが［］１を含むか
ら基準走査線！−５とＩ−９が符号化線に対して最少数
の非類似ビットを共に有する。

潜在的なデッドロックを避けるために、ビット０を検査
している各［勝ち１チツプがそれのＡＤＯＵＴ６０上の
信号を送り、その信号は隣接するチップのＡＤＩＮ１５
Ｑにより受けられる。したがって、ＡＤＩＮ６０とＡＤ
ＯＵＴ　６　Ｂ　はチップの間で優先権を確立する。下
位のチップが高い優先権を有する。チップ列を駆動する
最下位のチップだけがディスエイプルされないように、
信号が引続く全てのチップへ送られる。基準選択器チッ
プ４８Ａは下位のどのチップによってもディスエイプル
できないから、それのＡＤＩＮ１３Ｑは接地される。同
様に、基準選択器チップ４８Ｅは上位のどのチップもデ
イスエイプルできかいから、それのＡＤＯＵＴ６８も接
地てれる。

その結果、チップ列中のチップのうちそれの１つのレジ
スタに最小の値を含んでいる最下位のチップ（上記の例
ではチップ４８Ｃ）が、引続く基準選択サイクル中に選
択され六基準走査線の出力を制御する。

次に、各基準選択器チップ４８Ａ〜４８Ｅの構造の詳細
と動作について説明する。各基準選択器チップ４８Ａ〜
４８Ｅは同一に製作されているから、基準選択器チップ
４８Ａのみについて説明する。

基準選択器チップ 第３図は、チップへの入力と、チップからの出力を示す
基準選択器チップ４８Ａの図を示す。

基準選択器チップ４８Ａは、チップ内のタイミング事象
のためのシステムクロック入力１００と、映像データの
新しい走査線を処理すべきことをチップに指示する新し
い走査線入力（ＮＩＩＮルＩＮ）　１０２と、チップ論
理をリセットするリセット入力１０４とを有する。それ
らの入力はＣＰＵ２４　により発生されるように、かつ
仲裁を開始するために機能するようにプログラムするこ
とが好ましい。基準選択冊子ノブ４８Ａけイネイブル（
ＥＩＮ）６４と、候補基準走査線（Ｉ−１）入力８０Ａ
と、符号化線入力（ＣＯＤＥ）７６と、ｍ補基準走Ｊａ
　（Ｉ−２）　入力８０Ｂ　（！：、仲裁ディスエイプ
ル入力（ＡＤＩＮ）６０　と、基準走査線および符号化
線の次のバイトを読出すことを基準選択器チップ４８Ａ
に命令する読出しくＲＥＡＤ）入力１１６も含む。読出
し入力１１６はＣＰＵ２４から来ることが好ましい。

次の４種類の信号が試験のために与えられ、正常な動作
中は辿常は作用しない。したがって、ＴＣＬＫＡ入力１
１８と、ＴＣＬＫＢ入力１２０と、ＴＲＧ入力１２２と
ＳＥＬ入力１２４については後で説明する。

基準走査線を選択するための仲裁が終ったこと、および
チップが新しい走査線のためにレディ状態にあることを
レディ信号１２６がＣＰＵ２４に知らせ、かつ基準出力
（ＲＥＦＯＵＴ）線５９が選択された基準走査線を選択
器圧縮器パス４４へ通信する。最後に、基準選択器チッ
プ４８Ａは仲殻ディスエイプル出力（ＡＤＯＵＴ）６Ｂ
と、イネイブル出力（ＥＯ（ＪＴ）７２と、仲裁線（Ａ
ＲＢ　”＋　５８　とを含む。

第４図は基準選択器チップ４８Ａの詳しいブロック図で
ある。第４図に示すように、この基準選択器チップ４８
Ａは、候補基準走査線入力データと符号化線入力データ
を受ける入力回路１３０を含む。

この入力回路１３０は、符号化線のそれぞれのビットを
候補基準走査線と排他的論理和組合わせる基準比較回路
１３４へ接続される。加算回路１３８が各修補基準走査
線と符号化線の間の非類似ビットの数を加算する。仲裁
回路１４２が、このチップへの２つの基準走査線入力の
うちのいずれが符号化線に対して最少数の非類似ビット
を有するかを判定し、どのチップが選択された基準走査
線を有するかを判定する。基準走査線出力回路１４６が
選択された基準走査線（このチップ内に存在すれば）を
選択器−圧縮器パス４４と通信させる。

走査線制御回路１５０は各映像データ線のために基準選
択器４８Ａの動作を制御し、試験回路１５４はチップを
試験する時にアプリケーション設計者を補助する。

入力回路 第４図に示されているように、入力回路１３０は映像デ
ータ入力インターフェイス１５８と、入力レジスタ１６
２Ａ、１６２Ｂ、１６２Ｃとを有する。映像データ入力
インターフェイス１５８は８個の映像データ入力部１６
０を有する。各入力データ入力部は１つの候補基準走査
線（Ｉ−１）入力端子８０Ａと、１つの候補基準走査線
（Ｉ−２）入力端子８０Ｂとを有する。

したがって、実際には８個の候補基準走査線（Ｉ−１’
）入力端子８０Ａと、８個の符号化銀入力端子７６と、
８個の候補基準走査線（Ｉ−２）入力端子８０Ｂ　、！
：がある。入力レジスタ１６２Ａ、１６２Ｂ、１６２Ｃ
はデータ入力線１６６Ａ、１６６Ｂ、１６６Ｃをそれぞ
れ介して候補基準走査線（Ｉ−２）入力端子８０Ａと、
符号化銀入力端子７６と、候補基準走査線（１−２）入
力端子８０Ｂとに接続される、各データ入力線１６６Ａ
、１６６Ｂ、１６６Ｃは映像データインターフェイス１
５Ｂからｍ報をバイト並列の形式で受けるための８ビツ
ト線を有する各入力レジスタ１６２Ａ、１６２Ｂ、１６
２Ｃはデータクロック線１７０へ更に接続される。この
データクロツク線はインバータ１了１を介して読出し入
力線１１６へ接続され、データリセット線１７４へ接続
され、かつデータラッチ線１７８Ａ、１７８Ｂ、１７８
Ｃへそれぞれ接続される、 第５図は各入力レジスタ１６２Ａ、１６２Ｂ、１６２Ｃ
の構造を示す。各入力レジスタの構造は同じであるから
、入力レジスタ１６２Ａの構造についてだけ説明する。

入力レジスタ１６２Ａは８個の入力クリップフロップ１
８２を有する。冬クリップフロップ１８２は周知の構造
の標準的なり形７リソプフロツプで構成される。各入力
フリップフロップ１８２のデータ入力端子Ｄ（、Ｉ）は
それぞれのデータ入力線１６６Ａへ接続される。各入力
クリップフロツブ１８２のクロック入力端子がインバー
タ１８６を介してブータフ０７り線１７Ｇへ接続され、
リセット入力端子がインバータ１９０を介してリセット
線１７４へ接続でれる。各入力フリップフロップ１８２
のＱ（１）出力端子がぞれぞれのデータラッチ線１７８
Ａへ接続笹れる。

基準比較回路 第４図に示すように、基準比較回路１３４は８ビツト比
較器回路１８６を有する。データラッチ線１７８Ａ、　
１７８Ｂ　、　１７８Ｃを含む８本の各線に１つずつそ
の８ビツト比較器回路１８６が設けられる。各ビット比
較器回路１８６は、データラッチ線１７８Ａ。

１７８Ｂ、１７８Ｃから入力を受けるために一対の排他
的オアゲート１９０Ａと１９０Ｂを有する。基準比較回
路１３４は、各候補基準走査線のビットを符号化線中の
対応するビットとの排他的論理和をとることにより入力
データに対して働きかける。符号化線へ入力するデータ
ラッチ線１７８Ｂは一対の排他的オアゲー）　１９ＯＡ
と１９０Ｂへ接続される。候補基準走査線（Ｉ−１）へ
入力するデータラッチ線１７８Ｂは排他的オアゲー）１
９０Ａへ接続される。候補基準走査線（ｌ−２）へ入力
するデータラッチ線１７８Ｃは排他的オアゲート１９０
Ｂへ接続される。

基準比較回路１３４は比較出力線１９４Ａと１９４Ｂを
介して加算回路１３８へ接続される。各比較出力線１９
４Ａと１９４Ｂは、排他的オアゲー）１９０Ａと１９０
Ｂのそれぞれの８個の出力端子に対応する８本のデータ
線を有する。

加算回路 第４図に示すように、加算回路１３８は比較カウンタ２
００Ａと、１３ビツト加算器２０４Ａと、比較出力線１
９４Ａの８本のデータ線に現われる１の数を加算する１
３ビツトレジスタ２０８Ａと、比較カウンタ２００Ｂと
、１３ビツト加算器２０４Ｂと、比較出力線１９４Ｂの
８本のデータ線に現われる１の数を加算する１３ビツト
レジスタ２０８Ｂとを有する。

比較カウンタ２００Ａは基準比較回路１３４から比較出
力線１９４Ａを入力として受け、４ビツト加算線２１２
Ａを出力として生ずる。４ビツト加算線２１２Ａに現わ
れる信号は比較出力線１９４Ａに現われる】の数を表す
。４ビツト加算線２１２は１３ビツト加算器２０４Ａへ
入力される。この１３ビツト加算器１３ビツトレジスタ
２０８Ａからの１３ビット合計線２１６Ａを入力端子と
しても有する。１３ビツト加算器２０４Ａの目的は、４
ビツト加算線２１２人に現われる値を１３ビット合計線
２１６Ａに現われる１３ビツト値を加え合わせて、その
結果を１３ビツト加算線２２０Ａに出力することである
。

したがって、１３ビツト加算線２２０Ａ　（およヒエ３
ビツト合計線２１６Ａに）現われる値は、符号化線にお
ける対応するビットに類似しない候補基準走２線（Ｉ−
１）のビットの数のランニング合計である。

加算過程が終ると、１３ビット合計、１ｉ１２１６Ａは
比較される２本の走査線の間の非類似ビットの合計数を
含む。

比較回路２００Ｂと、１３ビツト加算器２０４Ｂと、１
３ビツトレジスタ２０８Ｂとは同様に動作する。

比較カウンタ 比較カウンタ２００Ａと２００Ｂの動作および目的は、
比較出力線１９４Ａ、７９４Ｂの８本の各データ線に現
われる１の数を加え合わせ、それぞれの和を１３ビット
加算器２０４Ａ、　２０４Ｂへそれぞれ送ることである
。

第６Ａ図と第６Ｂ図は比較カウンタ２００Ａのフ゛ロッ
ク図である。この比較カウンタ２００Ａは基準選択器チ
ップ４８Ａに含ませることが好ましい。比較カウンタ２
００Ｂは比較カウンタ２００Ａと同一の構造であるから
、比較カウンタ２００Ｂについての説明は省略する。第
６Ａ図と第６Ｂ図は比較カウンタ２００Ａの好適な回路
構成を示すものであるが、比較出力線１９４Ａに現われ
る１ビツトの数を力９ン卜する動作を行うために、特定
の回路実現は任意の各種の態様をとることができる。

１３ビツト加算器 １３ビツト加算器２０４Ａと２０４Ｂの目的と動作は、
４ピツト加算線２１２Ａと２１２Ｂに現われる２進値を
１３ビット合計線２１６Ａと２１６Ｂに現われる対応す
る２進値にそれぞれ加え合わせ、その結果としての１３
ビツト和を１３ビツト加算線２２０Ａ、２２０Ｂをそれ
ぞれ介して１３ビットレジスタ２０８Ａ、２０８Ｂへそ
れぞれ送ることである。

第７図は１３ビツト加算器２０４Ａのブロック図である
。この加算器は基準選択器チップ４８Ａに含ませること
が好ましい。１３ビツト加算器２００Ｂの構造は１３ビ
ツト加算器２００Ａの構造と同じであるから、加算器２
００Ｂについての説明は省略する。第７図は１３ビツト
加算器２０４Ａの好適な回路構成を示すものであるが、
４ビツト２進値を１３ビツト２進値に加え合わせる動作
を行うために、特定の回路実現は任意の各種の態様をお
ることができる。

１３ビツトレジスタ １３ビツトレジスタ２０８Ａと２０８Ｂの目的と動作は
１３ビツト加算線２２０Ａと２２０Ｂへ入力し、１３ビ
ット合計線２１６Ａと２１６Ｂをそれぞれ仲裁回路１４
２へ出力して、ランニング合計を帰還として１３ビツト
加算器２０４Ａと２０４Ｂへそれぞれ与えることである
。また、後で詳しく説明するように、基準選択器チップ
４８Ａの試験を容易にするなめに１３ビツトレジスタ２
０８Ａと２０８Ｂを使用できる。

第８図は１３ビツトレジスタ２０８Ａの詳しいブロック
図である。１３ビツトレジスタ２０８Ｂの構造は１３ビ
ツトレジスタ２０８Ａの構造と同じであるから、レジス
タ２０８Ｂについての説明は省略する。第８図に示すよ
うに、１３ビツトレジスタ２０８Ａは１３ビツト加算線
２２０Ａと、１３ビツト試験入力（ＴＩＮ）線２２８と
、直入力１２２と、ＴＣＬＫＡ入力１１８と、リセット
線１７４とを入力として受ける。１３ビツトレジスタ２
０８Ａは１３個のレジスタ部２３２Ａを有する。それら
のレジスタ部２３２Ａは１３ビツト加算［２２０Ａ中の
各データ線に１つ設けられる。

各ビットマルチプレクサ２３６Ａは１３ビツト加算線２
２０Ａからのデータ線の１本と、ＴＩＮ線２２８の１本
と、ＴＲＧ入力１２２（インバータ１２３を介して）と
を入力として受ける。ＴＩＮ線２２８によジチップ試験
者が試験値を１３ビツトレジスタ２０８Ａへ入力できる
ようにされる。第４図に示すように、ＴＩＮ線２２Ｂの
下位ビットは候補基準走査線（Ｉ−２）からのそれぞれ
８ビツトを含み、ＴＩＮ線２２８の上位５ビツトは候補
基準走査線（Ｉ−１＞入力８０Ａからの下位５ピツトを
含む。ＴＲＧ入力１２２は、１３ビツト加や、線２２０
ＡとＴＩＮ線２２８の間で選択し、ビットマルチプレク
サ２３６Ａに選択された入力をビットレジメタクリップ
７コツブ２４０Ａへ入力させるものである。

ビットレジスタフリップ７０ツブ２４０人は標準のＯ形
フリップ７ａツブであって、ビットマルチプレクサ２３
６Ａからの出力を入力として受ける。

ビットレジスタフリップフロップ２４０Ａは、映像デー
タの各バイトが装置へ入力され、装置の初期設定動作中
にリセット線１７４により（インバータ１７５を介して
）リセットされ、新しい走査線を処理した後で常にＴＣ
ＬＫＡｌ　１　Ｂ　　により（インバータ１１９を介し
て）クロックされる。ビットレジスタクリップフロップ
２４０ＡのＱ＊出力がインバータ２４４Ａを介して伝え
られ、１３ビット合計線２１６Ａの１本の線として現わ
れる。

仲裁回路 各基準選択器チップ内の仲裁回路１４２の目的と動作は
、１３ビツトレジスタ２０８Ａと２０８Ｂ内の値を基準
走査線選択器１６内の他の全ての１３ビツトレジスタ中
の値と比較し、どの候補基準走査線が１番目の符号化線
に類似しない最少数のビットを有するかを判定すること
である。てれから、仲裁目路１４２は、（工＋１）番目
の符号化線を処理する時に、選択された基準走査線を制
御する。

第４図に示すように、仲裁回路１４２は仲裁器２５０と
、仲裁器フリップ７０ツブ２５４Ａ、　２５４Ｂとを有
する。仲裁器２５０は１３ビット合計線２１６Ａ＋２１
６ＢとＡＤＩＮ６０を入力として有する。仲裁器２５０
は勝ち信号をＡ−ＷＯＮ線２６４とＢ−ＷＯＮ線２６６
を介して仲裁フリップフロップ２５４Ａと２５４Ｂへそ
れぞれ出力して、どの候補基準走査線（それぞれ入力８
．１）Ａと８０Ｂからの）が符号化線７６中の対応する
ビットに類似しない最少数のビットを有していたことを
示す。信号がＡＤＩＮ５Ｑに受けられた時、または基準
選択器チップ４８Ａが選択された基準走査線を含んでい
る時に常にＡＤＯＵＴ６８が信号を与える。選択された
基準走査線が、次の符号化線を処理している時に基準還
択器チップ４８Ｂの基準走査線入力８０Ｃへ入力される
ことをそのチップへ知らせるために、選択された基準走
査線が基準走査線入力８０Ｂへ入力された時に信号を常
に与える。

概観において述べた諸機能を仲裁器２５０が実行できる
ようにするその仲裁器２５０の構造を第９図を参照して
説明する。第９図に示すように、この仲裁器２５０は１
３ビット合計線２１６Ａ、２１６Ｂと、仲裁（ＡＲＢ）
線５８から信号を受けるための仲裁バス入力（ＡＲＢＩ
Ｎ）線２５８と、ＡＤ　Ｉ　Ｎ６０とを入力として有す
る。仲裁器２５０は、信号を仲裁（ＡＲＢ）線５８と、
ＡＤＯＵＴ６８と、Ａ−ＷＯＮ線２６４と、Ｂ−ＷＯＮ
線２６６とへ送るために仲裁バス出力（ＡＢＯＵＴ）線
２６０を出力として有する。候補基準走査線（Ｉ−１）
が符号化線に類似し々い最少数のビットを有する時にＡ
−ＷＯＮ線２６４が常にアサートされ、候補基準走査線
（Ｉ−２）が符号化線に類似しない最少数のビットを有
する時にＢ−ＷＯＮ線２６４が常にアサートされる。

１３ビット合計線２１６Ａ、２１６Ｂはナントゲート２
７２へ入力される。このナントゲート２７２の出力端子
がインバータ２７４へ接続され、このインバータ２７４
の出力はＡＢＯＵＴ線２６０線対６０１２として現われ
る。１３ビット合計線２１６Ａのビット１２は排他的オ
アゲート２７８Ａへも入力され、１３ビット合計線２１
６Ｂのビット１２は排他的オアゲート２７８Ｂへも入力
される。ＡＢＩＮ線２５線心５８ト１２は両方の排他的
オアゲート２７８Ａと２７８Ｂへ入力される。排他的オ
アゲー）　２７８Ａ、２７８Ｂの出力（ＡＭ（１２）　
、　ＢＭ（１２）と示されている）は調停信号として機
能し、１２段の調停段２８４（＋）　（ｉ−０〜１１）
を有する調停回路２８２へ入力される。それらの各調停
段はＡＢ　ＩＮ線２５８中の残りの各ビットに用いられ
る。

一般に、各調停段２８４（ｉ）　　は、１３ビット合計
線２１６Ａの（１＋１　）番目のビットのための調停信
号ＡＭ（＋＋］　）と、１３ビット合計線２１６Ａの０
＋１）番目のビットのための調停信号ＡＭ（ｉ＋ｌ）を
入力として有する。各調停段２８４（１）は、１３ビッ
ト合計線２１６Ａのｉ番目のビットに対する調停信号Ａ
Ｍ（ｉ）と、１３ビット合計線２１６Ｂの１番目のビッ
トに対する調停信号ＢＭ（１）とを出力として有する。

ま念、各調停段２８４（＋）はＡＢＯＵＴ線２６０線対
６０１番目のビットを出力する。

各調停段２８４（＋）　　は仲裁バスドライバ回路２８
８と調停器信号回路２９２を有する。バスドライバ回路
２８８はノアゲート２９６Ａ、　２９６Ｂ　、　２９６
Ｃを有する。

ノアゲート２９６Ａは調停段２８４（＋＋１　）からの
ＡＭ（ｉ　＋１　）信号と、１３ビット合計線２１６Ａ
からのｉ番目のビットを入力として受ける。ノアゲート
２９８はノアゲー）　２９６Ａ　、　２９６Ｂからの出
力を入力として受け、ＡＢＯＵＴ線２６０線対６０１番
目ビットを出力として生ずる。

調停器信号回路２９２は排他的オアゲート３０２Ａ。

３０２Ｂと、ノアゲー）　３０４Ａ、３０４Ｂと、イン
バータ３０５Ａ、３０５Ｂとを有する。排他的オアゲー
ト３０２Ａは１３ビット合計＋１Ｊ２１６ＡとＡＢＩＮ
線２５線心５８番目のビットを入力として受ける。排他
的オアゲ−）　３０２Ｂは１３ビット合計線２１６Ｂと
ＡＢＩＮ線２５線心５８番目のビットを入力として受け
る。ノアゲート３０４Ａは前段の調停段２８４（＋＋１
　）からのＡＭ（＋＋１）信号と、排他的オアゲー）　
３０２Ａからの出力を受けるウノアゲー）　３０４Ｂは
前段の調停段２８４（＋＋１　）からのＡＭ（＋＋１）
信号と、排他的オアゲ−）　３０２Ｂからの出力を受け
る。インバータ３０５Ａはノアゲー）　３０４Ａからの
出力を入力として受け、それの出力端子にこの段のため
のＢＭ（１）信号を生ずる。

概観の部分において述べたように、仲裁はビットごとに
進行し、１３ビット合計線２１６Ａ、２１６Ｂに現われ
る２進値は最上位のビットから始って下位ビットへ向っ
て比較式れる。たとえば、最上位のビット（ビット１２
）が、仲裁パス５２を用いて、装置内の全ての１３ビッ
ト合計線の間で比較される。１２番目のビット位置に０
を有する任意の１３ビット合計線がパスを低レベルに駆
動することを許される。したがって、装置内の他の全て
の１３ビット合計線がＡＢ　ＩＮ線２５８の１２を調べ
ると、それらのビット合計線は１２番目のビット位置に
０を持たなければならず、さもなければそれらのビット
合計線は最下位の２進値を持たないことをそれらのビッ
ト合計線が知るラビット１２に１を有する任意の１３ビ
ット合計線２１６は仲裁プロセスから脱落し、それから
仲裁は、】２から０までのビット位置に対する残りの１
３ビット合計線の間で続けられる。

ＡＭ（ｉ＋１’）およびＢＭ（ｉｌｌ）における調停信
号が、１３ピット合計線２１６Ａ　、　２１６Ｂが仲裁
への関与を続行できるかどうかを判定する。ＡＭ（１＋
１　）またはＢＭ（＋＋１　）における０はそれの対応
する１３ビット合計線が工番目のビットのために仲裁で
きるようにする。ＡＭ（＋＋１）またはＢＭ（＋＋１）
における１が全ての下位のｉの値を通って伝えられ、そ
れの対応する１３ビット合計線が１番目のビットおよび
全ての下位ビットに対する仲裁から禁止する。このよう
に、ＡＭ（＋＋１）またはＢＭ（ｉｌｌ）における１が
、１３ビツトレジスタ２０８Ａまたは２０８Ｂが仲裁を
失う。

１３ビット合計線２１６Ａ、２１６Ｂのビット１２に対
する仲裁はナントゲート２７２により行われる。０をＡ
ＢＯＵＴ線２６０全２６０せるために、１３ビット合計
線２１６Ａのビット１２または１３ビット合計ａ、２１
６Ｂのビット】２のいずれかが０でなければならない。

この状況のセットが存在する時だけナントゲート２８２
が１を出力する。それからナントゲート２７２の出力端
子に現われる１はインバータ２７４により反転されて、
ＡＢＯＵＴ線２６０全２６０て現われる。

調停信号ＡＭｒ１２）とＢＭ（１２）が排他的オアゲー
）　２７８Ａ、２７８Ｂにより制御される。ＡＢ　ＩＮ
　Ｉｆ９２５８のビット】２がＯであれば、排他的オア
ゲー）　２７８Ａは、１３ビット合計線２１６Ａのビッ
ト】２もＯである時のみＯ出力を発生する。同様に、排
他的オアゲート２７８Ｂは、１３ビット合計線２１６Ｂ
のビット１２もＯである時のみＯ出力を発生するのみで
ある。

ビット１１〜０に対する仲裁プロ七スから脱落するか否
かの判定が調停信号回路２９２により行われる。１３ビ
ット合計線２１６Ａ、２１６Ｂ中の各線は０−を仲裁バ
ス５２へＡＢＯＵＴ線２６０全２６０駆動できる能力を
有する。しかし、ＡＭ（＋＋１）信号とＩＩＭ（１＋１
　）信号は、各１３ビット合計線に現われる信号がＡＢ
ＯＵＴ線２６０全２６０ることを可能とされるか否かを
判定する。ＡＭ（＋＋１）線またはＢＭ（＋＋１　）線
が１をひとたび含むと、あらゆるＡＭ（Ｉ）線とＢＭｒ
ｉ）線が１を含む。ＡＭ（１＋１　）とＢＭ（ｉｌｌ）
が、１をノアゲート３０４Ａ　ｔたは３０４Ｂへそれぞ
れ１を入力することにより１をＡＭ（１）またはＢＭ（
＋　）を確実に伝える。１人力が対応するノアゲート３
０４Ａまたは３０４Ｂから０出力を生じさせ、インバー
タ３０５Ａ　ｔたは３０５Ｂから１出力を生じさせる。

１ビット合計線２１６Ａの１番目のビットがＡＢ　ＩＮ
＠　２５８の量番目のビットに「結合されＪているか否
かを判定するために、１３ビット合計線２１６Ａが仲裁
できるようにされると、それらのビット合計線２１６Ａ
の「番目のビットが、排他的オアゲート３０２Ａ　Ｋ　
！　！Ｊ　ＡＲＩＮ線２５８ノｉ番目ノヒットト排他的
論理和をとられる。同様に、１３ビット合計量２１６Ｂ
のｉ番目ノヒットがＡＢ　ＩＮ線２５８　（７）　１番
目のビットに「結合され」ているか否かを判定するため
に、そのビット合計線２１６Ｂが仲裁できるようにきれ
ると、そのビット合計線２１６Ｂの１番目のビットが排
他的オアゲー）　３０２ＢによりＡｎ　ＩＮ線２５８の
１番目のビットと排他的ｉ！ｌ１１ｉ理和をとられる。

ビット合計線２１６Ａまたは２１６Ｂの１番目のビット
がＡＢＩＮ線２５８の１番目のビットに結合されると、
対応する０が排他的オアゲート３０２Ａまたは３０２Ｂ
の出力端子にそれぞれ現われる。排他的オアゲー）　３
０２Ａと３０２Ｂの出力はノアゲート３０４Ａ、　３０
４Ｂの入力端子へそれぞれ与えられ、対応するＡＭ（１
＋１　）またはＢＭ（ｉ＋１）が０であれば、ノアゲー
）　３０４Ａまたは３０４Ｂの出力端子に１１」が生じ
、インバータ３０５Ａまたは３０５Ｂにより反転された
後でＡＭ（＋）またはＢＭ（１）上にＯとして現われる
。

１３本のＡＭ（＋）線がノアゲート３０８Ａへ入力され
、１３本のＢＭ（＋）がノアゲート３０８Ｂへ入力され
る。ノアゲー）３０８Ａの出力がナントゲート３１０Ａ
へ入力され、ノアゲート３０８Ｂの出力がナンドゲー）
：（ＩＯＢへ入力される。１３ビット合計ａｌｆＩ：、
とえば２１６Ａにより表されている２進値は、各ビット
が対応するＡＢ　ＩＮ　線２５８ピットに結合された時
のみ仲裁に勝ち、各結合によってＡＭ（ｉ）が０になる
から、勝つ値はＴＦＯ〜１２に対してＡＭｒｉ）−〇に
より表される。その場合には、ノアゲート３０８Ａへの
あらゆる入力はＯであり、そのノアゲ−ト３０８Ａのあ
らゆる出力は「１」である。同様に、１３ビット合計線
２１６Ｂのための勝ち２進値が！−〇〜１２に対してＢ
Ｍ（ｉ）＝Ｏとなる。この結果として、ノアゲート３０
８Ｂの入力が全てＯとなり、ノアゲー）　３０８Ｂの出
力が全て１となり、ナントゲート３１０Ｂの出力が０と
なる。

ＡＤＯＵＴ６８に現われる信号はナントゲート３１２に
より決定される。このナントゲート３１２の入力端子へ
ナントゲート３１０Ａと３１０Ｂからの出力と、インバ
ータ３１８からの出力が入力される。インバータ３１８
はＡＤＩＮ６０上の信号を反転する。したがって、ナン
トゲート３１２へＯ入力が供給される時には常に１であ
る。すなわち、ＡＤＩＮ６０が１（およびインバータ３
１８により低レベルにされる）であるか、ナントゲート
３１０Ａまたは３１０Ｂの出力端子にＯが現われるとき
（そのＯは１３ビット合計＃１１２１６Ａと２１６Ｂの
勝ち２進値に対応す“ると′＠）である。

Ａ−ＷＯＮ線２６６に現われる信号はノアゲート３１６
により決定される。このノアゲート３１６はナントゲー
ト３１０Ａからの信号とＡＤＩＮ６０における信号を入
力として受ける。したがって、Ａ−ＷＯＮ線２６６に現
われる信号は、ノアゲート３１６への入力が両方共にＯ
である時、すなわち、ナンドゲー）３１０Ａからの出力
が０（１３ビット合計線２１６Ａが仲裁に勝つたことを
示す）、およびＡＤ　ＩＮ６０が０（チップ列中の以前
の基準選択器チップがいずれも勝ち１３ビット合計線を
有しないことを意味する）である時のみ、１である。も
ちろん、基準選択器チップ４８Ａに対してＡＤＩＮ６０
は常にＯである。

Ｂ−ＷＯＮ線２６４に現われる信号はノアゲート３１４
により決定される。このノアゲート３１４の入力端子へ
インバータ３２０の出力が与えられる。そのインバータ
はナンドゲー）３１０Ａの出力端子とナントゲート３１
０Ｂの出力端子に現われた信号と、ＡＤＩＮｆｉＱにお
ける信号を反転する。ノアゲート３１４へ与えられる全
ての入力が０の時だけ、すなわち、ナントゲート３１０
Ａの出力が１（インバータ３２０によりＯに反転される
）で、ナントゲート３１０Ｂの出力が０（１３ビット合
計線２１６Ｂが仲裁に勝ったことを示す）であフ、かつ
ＡＤＩＮ６０における信号がＯである時のみ、Ｂ−ＷＯ
Ｎ線２６４における信号は１である。

１３ビット合計線２１６Ａと２１６Ｂが最小の２進値を
含んでいる場合には、ナントゲート３１０Ａと３１０Ｂ
の出力端子にＯが現われる。ナンドゲー）３１０Ａの出
力端子に現われるＯ出力はインバータ３２０により反転
されて、ノアゲート３１４の入力端子に１として現われ
る。これはノアゲート３１４の出力したがってＢ−ＷＯ
Ｎ線２６４を０にする。したがって、インバータ３２０
は１３ビット合計線２０８Ａと２０８Ｂの間の優先権を
定めるから、１３ビット合計線２１６Ａと２１６Ｂは最
小の値を有し、ビット合計線２１６Ａはビット合計線２
１６Ｂより常に勝つ。

再び第４図を参照して、Ａ−ＷＯＮ線２６４とＢ−関Ｎ
線２６６がＤ形仲裁フリップ７０ツブ２５４Ａ、２５４
Ｂの入力端子へそれぞれ接続される。このＤ形仲裁フリ
ップ７０ツブ２５４Ａ、２５４Ｂは仲裁クロンク線３２
２によυクロック、リセット線１０４によってリセット
される。仲裁フリップフロップ２５４Ｂは、基準選択器
チップ４８Ｂ中の基準走査線入力端子８０Ｃが次のサイ
クル中に選択される基準走査線を含むことをその基準選
択器チップ４８Ｂに知らせる出力ＥＯＵＴ７２を有する
。仲裁フリップフロップ２５４Ａの出力端子は基準走査
線出力回路１４６へ接続される。

基準走査線出力回路 基準走査線出力回路１４６０目的と動作は、基準走査線
選択器１６が（Ｉｌｌ）番目の符号化線を処理している
間に、工番目の符号化線のために選択された基準走査線
を出力することである。

第４図に示すように、基準走査線出力回路１４６はデー
タラッチ線１７８Ａ、１７８Ｃと、ＥＩＮ６４　と、仲
裁フリップフロップ２５４Ｂの出力３２４とを入力とし
て有する。基準走査線出力回路１４６は選択された基準
走査線を、８個の基準出力段３３２を有する基準出力回
路３２８を介して選択器圧縮器バス４４へ送る。

仲裁フリップフロップ２５４Ａの出力端子３２４がナン
トゲート３３６とインバータ３４０へ接続される。

このインバータの出力端子へＢ−イネイブル線３４４が
接続される。Ｅ　ＩＮ６４はインバータ３４８へ接続さ
れ、このインバータはナントゲート３３６とインバータ
３５２へ接続される。このインバータ３５２の出力端子
へＡ−イネイブル線３５６が接続される。ナントゲート
３３６の出力端子はインバータ３１６へ接続され、この
インバータの出力端子には出力イネイブル！　３６４が
接続される。

各基準出力段３３２の入力端子へ各データラッチ線１７
８Ａと１７８Ｃ，Ｂ−イネイブル線３４４、Ａ−イネイ
ブル線３５６および出力イネイブル線３６４からの８本
のデータ線の１つを入力端子として有する。

データラッチ線１７８ＣとＢ−イネイブル線３４４はナ
ントゲート３６Ｂの入力端子へ接続され、データラッチ
線１７８ＡとＡ−イネイブル線３５６がナントゲート３
Ｔ２の入力端子へ接続される。ナントゲート３６８と３
７２の出力がナントゲート３７６０入力端子へ供給され
る。ナントゲート３７６の出力が出力バッ７ア３８０へ
入力される。その出力バッファの入力端子には出力イネ
イブル線３６４も接続される。

その出力イネイブル線３６４は出力バッファ３８０の動
作を可能にするためのものである。出力バッファ３８０
からの出力は基準出力（ＲＥＦＯＵＴ）線５９を有する
。

基準選択器チップが選択器圧縮器バス４４にデータを置
くことを許されているかどうかが、ナントゲート３３６
と出力バッファ３８０により決定される。ナントゲート
３３６へ０信号が与えられると１人力がインバータ３６
０へ入力される。したがって、出力イネイブル線３６４
に０信号が現われ、そのＯ信号により出力バッファ３８
０がイネイブルされる。

ＥＩＮ６４が１であれば（選択された基準走査線がチッ
プ中へ移動させられたことを示す）、インバータ３４８
はＯ出力を発生してその出力をナンドゲ−）　３３６へ
供給する。同様に、出力線３２４上の０信号は、１番目
の選択過程中に選択された基準走査線が存在したこと、
およびＣＩ＋］）番目の選択過程中もそのチップに存在
し続けることを示す。基準選択器チップが選択され念基
準走査線を含んでいないと（その基準走査線がそこにな
かったか、引続くチップへ移動はせられたなめに）、ナ
ントゲート３３６への両方の入力は１であり、そのため
にインバータ３６０から対応する１出力が出力イネイブ
ル線３６４へ出力され、その１出力により出力バッファ
３８０の動作が禁止される。

データラッチ線１７８Ａま穴は１７８Ｃが出力バッ７ア
３８０を駆動することを許されるかどうかをナンドゲー
）　３６８，３７２，３７６が決定する。１信号がＥＩ
Ｎ６４に現われると、対応する１出力がＡ−イネイブル
線３５６を升してナントゲート３７２へ入力される。そ
れによりナントゲート３７２けインバータのように動作
させられて、データラッチａ　１７８Ａ上の信号の補数
信号がナントゲート３７２の出力端子に現われるように
する。、ＥＩＮ５４が０の時は、Ａ−イネイブル線３５
６金介してナントゲート３７２へ供給される対応するＯ
入力によって、ナントゲート３１２の出力が常ＫＩＫさ
れる。

同様に、フリップフロップの出力端子３２４ＫＯ信号が
現われると、その信号はインノ（−夕３４０により反転
され、１人力となってＢ−イネイブル線３４４を介して
ナントゲート３６Ｂへ与えられる。この１信号はナント
ゲート３６８をインバータのように動作させて信号をデ
ータラッチ線１７８Ｃに出力させる。フリップ７０ツブ
の出力３２４が１の時は、Ｂ−イネイブル線３４４を介
してす／ドゲート３６８へ与えられた対応するＯ入力に
よりそのナンドゲ−）　３６８の出力は常に１にされる
。

ただ１本の候補基準走査線が選択されたから、ナントゲ
ート３６８または３７６の出力の１つが常に１であり、
ナントゲート３７６へ与えられたその１出力はそのナン
トゲートをインバータとして動作させる。したがって、
ナントゲート３６８または３７２のうち出力ゲートとし
て動作している方の出力が反転されるから、データラッ
チ線１７８Ｃまたは１７８Ａからの元の入力とそれぞれ
鏡像関係となる。そうすると、ナントゲート３７６の出
力は出カバソファ３８０を通って基準走査線（ＲＥＦＯ
ＵＴ　）出力５９として現われる。

走査線制御回路 走査線制御回路１５０の目的と動作は、各入力走査線の
最後のバイトが処理され念後で仲裁を開始し、仲裁が終
った時にそのことをＣＰＵ２４へ知らせ、次の符号化線
を処理するために適切なレジスタをクリヤすることであ
る。第４図に示すように、走査線制御回路１５０は走査
線制御モジュール３９０を有する。この走査線制御モジ
ュールはシステムクロ７り１００と、ＮＥＷＬＩＮ１０
２と、リセット１０４とを入力として有する。走査線制
御モジュール３９０は、基準選択器チップが新しい符号
化線を処理する用意ができていることをＣＰＵ２４へ知
らせるレディ信号１２６と、入力レジスタ１６２Ａ〜１
６２Ｃおよび１３ビツトレジスタ２０８Ａと２０８Ｂを
クリヤするリセット線１７４と、仲裁中に仲裁フリップ
７０ツブ２５４Ａ、２５４Ｂをクロックする仲裁クロッ
ク線３２２とを有する。新しい走査線を処理する時に仲
裁フリップ７０ツブ２５４Ａと２５４Ｂをクリヤするた
めに、リセット入力端子１０４はそれらの仲裁７リツプ
７０ツブへ直結もされる。

第１０図は、各基準選択器チップに含ませることが好ま
しい走査線制御モジュール３９０のブロック図を示す。

第１０図は走査線制御モジュール３９０の好適な回路構
成を示すが、前記制御機能を行わせるために特定の回路
構成は任意の態様をとることができる。

試験回路 試験回路１５４はチップを試験する時にアプリケーショ
ン設計者を補助するためのものである。とくに、この試
験回路によりアプリケーション設計者は、１３ビツト和
線２２０Ａまたは２２０Ｂに現われる計算された和、ま
たはＴＩＮ線２２８に現われる試験入力を選択的に入力
させることができるようにする。試験回路１５４により
、アプリケーション設計者が、仲裁器２５０．１３ビツ
ト加算器２０４Ａｔたは２０４Ｂ　、あるいは比較カウ
ンタ２００Ａ　または２００Ｂからの値を用いて、仲裁
線５８を介してアプリケーション設計者が仲裁バス５２
を選択的に駆動できるようにする。

第４図に示すように、試験回路１５４はＲＥＡ　Ｄ入力
１１６と、ＴＣＬＫＡ入力１１Ｂと、’ｌ’ｃＬＫＢ入
力１２０と、ＴＲＧ入力１２２と、２ビツトＳ乱入力１
２４とを入力として有する。

ＳＥＬ入力端子１２４が、どの値を仲裁バス５２を駆動
するために使用するかを決定する。ＴＣＬＫＡ入力端子
１１８とＴＣＬＫＢ入力１２０がナントゲート５１０．
５１２をそれぞれ介して読出し入力端子１１６へ結合さ
れる。ＴＣＬＫＡ入力１１８とＴＣＬＫＢ入力１２０は
ナントゲート５１０と５１２のそれぞれのためのイネイ
ブル信号として機能する。たとえば、ＴＣＬＫＡ入力１
１８がＯの時は、ナントゲート５１０の出力は１にされ
る。ＴＣＬＫＡ入力１１Ｂが１の時はナントゲート５１
０は読出し入力１１６のためのインバータとして機能し
、ナントゲート５１０の出力は、ＴＲＧ入力１２２が高
レベルの時に、ＴＸＮ線２２Ｂに現われる値をクロック
して１３ビツトレジスタ２０８Ａへ与える。この動作の
詳細については、先に説明した１３ビツトレジスタ２０
８Ａと２０８Ｂの動作についての説明を参照されたい。

試験回路１５４の主な部品は、４ピット和線２１２Ａと
２ｔ２Ｂ、１３ビット和線２２０Ａと２２０Ｂ　、およ
び仲裁バス出力線２６０上のデータの中から選択する試
験入力マルチプレクサ５００である。そうすると、試験
入力マルチプレクサ５００は選択されたデータを選択さ
れ次仲裁データ出力線５０４を介して仲裁バス５０（ｌ
へ向ける。

第１１図および第１２図は試験入力マルチプレクサ５０
０の詳しいブロック図である。

第１１図に示すように、試験入力マルチプレクサ５００
は四方選択器回路５１２を含む。この四方選択器回路は
１３個の四方選択器段５１４と、４つの可能な入力源の
どれを選択された仲裁データ出力線５０４へ送るかを四
方選択器回路５１２へ指示する四方スイッチ５１６とを
含む、 各四方選択器段５１４はナントゲート２０を有する。こ
のナントゲート、選択Ｏ線５２２と、比較カウンタ試験
線５２４からの線の１本とを入力として有する。ここで
説明している実施例においては、比較カウンタ試験線５
２４のビットＯ〜３が４ビツト和線２１２Ｂから選択さ
れ、比較カウンタ試験線５２４のビット４０７が４ビツ
ト和線２１２Ａから選択され、比較カウンタ試験線５２
４のビット８〜１２が装置の電圧へ接続される。

各四方選択器段５１４はナンドゲー）　５２８，５３６
゜５３４、５４０も有する。ナントゲート５２Ｂは選択
１線５３０と１３ビツト和線２２０Ａからの１本の線と
を入力さして有する。ナントゲート５３４は、選択２線
５３６と１３ビツト和線２２０Ｂの１３ビツト和線から
の線の１本とを入力として有する。ナントゲート５４０
　ｆ′ｉ選択３線５４２と、仲裁バス出力線２６０から
の線の１本とを入力として有する。ナンドゲ−ト５２０
，５２８，５３４，５４０からの出力はナントゲート５
４６へ入力され、そのテンドゲート５４６の出力は選択
された仲裁データ出力線５０４へ入力される。

第１２図は四方スイッチ５１６の詳しい構成を示すブロ
ック図である。この示されているよつに、四方スイッチ
５１６はナントゲート５４６，５４８，５５０゜５５２
を有し、それらのす／ドゲート５４６．５４８，５５０
゜５５２の出力端子はインバータ５５４．５５６．５５
８．５６０へそれぞれ結合されて選択０線５５２と、選
択１線５３０と、選択２線５３６と、選択３線５４２と
をそれぞれ発生する。ＳＥＬ人力１２４け、選択線１２
４Ａと１２４Ｂを有する２ビツト２進値線である。選択
線１２４Ａはナントゲート５４６と５４８およびインバ
ータ５６４へ入力される。このインバータ５６４からの
出力はナントゲート５５０，５５２へ入力される。選択
線１２４Ｂはナントゲート５４６，５４８とインバータ
５６４へ入力される。このインバータ５６４の出力はナ
ントゲート５５０，５５２へ入力される。選択線１２４
Ｂはナントゲート５４６，５５０とインバータ５５６へ
入力される。インバータ５６６からの出力はナンドゲー
）　５４８，５５２へ結合される。

動作時には、２ビツト２進値がＳＥＬ人力１２４へ入力
される。その値は、どの選択線５２２，５３０，５３６
または５４２を起動させるかを決定する。ある選択線の
出力端子に「１」が現われるとその選択線が起動される
。たとえば、選択線１２４ＡがＯであり、選択線１２４
Ｂが１であると、ナントゲート５４６　。

５４８．５５２け１出力を発生し、その１出力は選択線
５２２．５３０，５４２においてはＯとして現われる。

しかし、ナントゲート５５００両方の入力は】であるか
ら、そのナントゲートの出力Ｏとなり、そのＯ出力は選
択３線５３６においては１出力として現われる。

再び＠ＩＩ図を参照して、選択３線５３６に現われた１
けナントゲート５３４へ入力されてそのす／ドゲートを
、１３ビツト和線２２０Ｂからの信号に対してインバー
タとして機能させる。選択０線５２２と、選択１線５３
０と、選択３線５４２とに現われる０はナントゲート５
２０，５２８，５４０の対応する出力端子に１をそれぞ
れ生じさせる。それらのナントゲートに現われる１はナ
ントゲート５４６へ入力されてそのナントゲートを選択
されたナントゲート５３４に対してインバータとして機
能させる。したがって、ナントゲート５３４の出力端子
に現われる反転された信号はナントゲート５４６により
再び反転されて、元の１３ビット和線２２０Ｂ信号を選
択された仲裁データ出力線５０４へ送らせる。

以上、本発明の好適な実施例を詳しく説明したが、その
実施例を種々変更できる。たとえば、５枚の基準遺択器
チップの全てを１枚のチップにまとめ、種々の試験入力
端子をＴＩＮ線２２８に置き換え、または各チップへの
候補走査線入力の数を希望に応じて増加または減少でき
る。

ここで本発明の実施の態様を参考として次に挙げる。

（イ）請求項１記載の装置において、各候補映像走査綿
に対して独自の優先権を定める優先権設定手段 を更に備え、示す手段は、この優先権設定手段へ接続さ
れ、伝えるべき映像走査線中の対応するビットに等しく
ない最少数のビットを有する最高の優先権の候補映像走
査綿を示す手段を含むことを特徴とする装置。

（ロ）上記（イ）記載の装置において、示す手段は、伝
えるべき映像走査線中の対応するビットに等しくない最
少数のビットを有する最高の優先権に指定されたレジス
タが一致し六時を示す手段を含むことを特徴とする装置
。

（ハ）上記（イ）記載の装置において、候補映像走査綿
は、伝えるべき映像走査線に先立つ１０本の映像走査線
を備えることを特徴とする装置。

に）上記（イ）記載の装置において、カウント手段は各
候補映像走査綿に関連するレジスタを含み、このレジス
タは、伝えるべき映像走査線中の対応するビットに等し
くない各候補映像走査綿中のビット数の２進和を格納す
るために、最上位のビット位置から最下位のビット位置
まで配置されたビット位置を有することを特徴とする装
置。

（ホ）上記に）記載の装置において、 ２進値をレジスタのビット位置に選択的に置く手段を更
に備えることを特徴とする装置。

（へ）上記に）記載の装置において、決定手段は各レジ
スタ中の２進和を比較する二進和比較手段を含むことを
特徴とする装置。

（ト）上記（へ）記載の装置において、２進相比較手段
は、レジスタの最上位のビット位置から最下位のビット
位置までの引続くピット位置中の２進値を比較する手段
を含むことを特徴とする装置。

（イ）上記（ト）記載の装置において、２進相比較手段
は、あるレジスタの比較されるピット位置中の２進値が
別のレジスタの比較されるピット位置中の２進値より大
きい時に、前記レジスタのための負は信号を発生する手
段を含むことを特徴とする装置。

（１月　上記（イ）記載の装置において、示す手段は、
あるレジスタの最下位のピット位置中の２進値が別のレ
ジスタの最下位のピット位置中の２進値ヨシ大きくなく
、そのレジスタのために負は信号が発生されなかった時
に勝ち信号を発生する手段を含むことを特徴とする装置
。

休）請求項２記載の方法において、 各候補映像走査綿に対して独自の優先権を定める過程と
、 伝えるべき映像走査線中の対応するビットに等しくない
最少数のビットを有する最高の優先権の候補映像走査綿
を示す過程と、 を更に備えることを特徴とする方法。

に）上記体）記載の方法において、伝えるべき映像走査
線中の対応するビットに等しくない最少数のビットを有
する最高の優先権に指定されたレジスタが一致し次時を
示す過程を更に備えることを特徴とする方法。

（ロ）上記に）記載の装置において、２進値をレジスタ
のビット位置に選択的に置く過程を更に備えることを特
徴とする方法。

Ｑ）上記に）記載の方法において、各レジスタ中の２進
和を比較する過程を含むことを特徴とする方法。

（イ）上記り）記載の方法において、レジスタの最上位
のビット位置から最下位のビット位置までの引続くビッ
ト位置中の２進値を比較する過程を含むことを特徴とす
る方法。

（劫　上記（イ）記載の方法において、あるレジスタの
比較されるビット位置中の２進値が別のレジスタの比較
されるピット位置中の２進値より大きい時に、前記レジ
スタのための負は信号を発生する過程を更に備えるこ七
を特徴とする方法。

（ＩＸ）上記（ヨ）記載の装置において、あるレジスタ
の最下位のピット位置中の２進値が別のレジスタの最下
位のビット位置中の２進値より大きくなく、そのレジス
タのために負は信号が発生されなかった時に勝ち信号を
発生する過程を更に備えることを特徴とする方法。

【図面の簡単な説明】

第１図は本発明の基準走査線選択装置の一実施例のブロ
ック図、第２図は第１図に示されている基準走査線選択
器のブロック図、第３図は第２図に示されている基準選
択器チップのブロック図、第４図は第３図に示されてい
る基準選択器チップのブロック図、第５図は第４図に示
されている入力レジスタのブロック図、第６Ａ図および
第６Ｂ図は第４図に示されている比較カウンタのブロッ
ク図、第７図は第４図に示されている１３ビツト加算器
のブロック図、第８図は第４図に示されている１３ビツ
トレジスタのブロック図、第９図は第４図に示されてい
る仲裁器のブロック図、第１０図は第４図に示されてい
る走査線制御回路のブロック図、第１１図および第１２
図は第４図に示されている試験回路のブロック図である
。 ８・・・・走査器、１２・・・・メモリ、１６・・・・
基準走査線選択器、２０・・・・圧縮器、２４・・・・
ＣＰＵ、２８・・・・ＣＰＵメモリバス、３２・・・・
ＣＰＵ選択器バス、３６・・・・ＣＰＵ圧Ｍｉバス、４
０・・・・メモリ選択器バス、４４・・・・週択器圧縮
器バス、４８Ａ〜４８Ｅ・・・・基準選択器、５２・・
・・仲裁バス、５６・・・・ドライバ、１３４・・・・
基準比較回路、１３８・・・・加算回路、１４２・・・
・仲裁回路、１４６・・・・基準走査線回路、１５０・
・・・走査線制御回路、２０Ｂ・・・・レジスタ、３９
０・・・・走査線制御モジュール、５００・・・・試験
入力マルチプレクサ、５１２・・・・四方選択器回路、
５１４・・・・四方選択器段。 特許出願人　　　ネットエクスプレス・システムズ・イ
ンツーボレーテッド 代理人　山川政樹（＃ジ・２名） ＋６ｉ Ｆ！Ｇ、−２゜ ＦＩＧ、Ｊ。 ＦＩＧ　　５゜ ！α− ト＋？ Ｃ′Ｘ　　ｚ −一一一、−一−ノ ＝

Claims (2)

【特許請求の範囲】
1. （１）映像が一連の映像走査線により表され、各映像走
   査線は一連のビットにより表され、基準映像走査線を用
   いて映像走査線を符号化することにより映像走査線は１
   つの映像処理素子から別の映像処理素子へ伝えられる、
   複数の候補映像走査綿から基準映像走査線を選択する映
   像処理装置において、 伝えるべき映像走査線からのビットを複数の候補映像走
   査線からの対応するビットと比較する比較手段と、 この比較手段へ接続され、各候補映像走査線中のビット
   のうち、伝えるべき映像走査線中の対応するビットに等
   しくないビットの数をカウントするカウント手段と、 このカウント手段へ接続され、伝えるべき映像走査線中
   の対応するビットに等しくない最少数のビットをどの候
   補映像走査線が有するかを決定する決定手段と、 この決定手段へ接続され、伝えるべき映像走査線中の対
   応するビットに等しくない最少数のビットをどの候補映
   像走査線が有するかを示す手段と、を備えることを特徴
   とする映像処理装置。
2. （２）映像が一連の映像走査線により表され、各映像走
   査線は一連のビットにより表され、基準映像走査線を用
   いて映像走査線を符号化することにより映像走査線は１
   つの映像処理素子から別の映像処理素子へ伝えられる装
   置において、 伝えるべき映像走査線からのビットを複数の候補映像走
   査線からの対応するビットと比較する過程と、 各候補映像走査線中のビットのうち、伝えるべき映像走
   査線中の対応するビットに等しくないビットの数をカウ
   ントする過程と、 伝えるべき映像走査線中の対応するビットに等しくない
   最少数のビットをどの候補映像走査線が有するかを決定
   する過程と、 伝えるべき映像走査線中の対応するビットに等しくない
   最少数のビットをどの候補映像走査線が有するかを示す
   過程と、 を備えることを特徴とする複数の候補映像走査線から基
   準映像走査線を選択する映像処理方法。