JPS58170280A - Ｍｈ符号解読方式 - Google Patents
Ｍｈ符号解読方式Info
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- JPS58170280A JPS58170280A JP5279182A JP5279182A JPS58170280A JP S58170280 A JPS58170280 A JP S58170280A JP 5279182 A JP5279182 A JP 5279182A JP 5279182 A JP5279182 A JP 5279182A JP S58170280 A JPS58170280 A JP S58170280A
- Authority
- JP
- Japan
- Prior art keywords
- code
- rom
- bit
- bits
- shift
- Prior art date
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N1/00—Scanning, transmission or reproduction of documents or the like, e.g. facsimile transmission; Details thereof
- H04N1/41—Bandwidth or redundancy reduction
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の棟斬分野
本発明はＭＨ（４デイフアイドハフマン）符号化方式に
よって帯域圧縮された圧縮データを再び画像データに変
換する装置において、ＭＨ符号を解読してそのランレン
グスを求める方式に係るものであって、特に符号解読を
高速に行い、かつ回路構成及び回路動作を簡単にするＭ
ＨＨ号解読方式に関する。
よって帯域圧縮された圧縮データを再び画像データに変
換する装置において、ＭＨ符号を解読してそのランレン
グスを求める方式に係るものであって、特に符号解読を
高速に行い、かつ回路構成及び回路動作を簡単にするＭ
ＨＨ号解読方式に関する。
（２）従来技術と問題点
画像信号を圧縮伝送するためにＭＨ符号が広く使用され
ている。このＭＨ符号は符号長や符号の切れ目を示す情
報を持たないために、符号解読に必豪な情報とＲＬ（ラ
ンレングス）を格納したＲ ＯＭ （Ｒｅａｄ ０ｎｌ
ｙ Ｍｅｍｏｒｙ ）を用い、このＩ’ｔＯＭからＲＬ
を求める方法が一般的である。このＲＯＭを使用する方
法には、ハツシュ法、リニアサーチ法、トリーナーチ流
等があるが、ここではハツシユ法により説明する。
ている。このＭＨ符号は符号長や符号の切れ目を示す情
報を持たないために、符号解読に必豪な情報とＲＬ（ラ
ンレングス）を格納したＲ ＯＭ （Ｒｅａｄ ０ｎｌ
ｙ Ｍｅｍｏｒｙ ）を用い、このＩ’ｔＯＭからＲＬ
を求める方法が一般的である。このＲＯＭを使用する方
法には、ハツシュ法、リニアサーチ法、トリーナーチ流
等があるが、ここではハツシユ法により説明する。
第１図に、ハツシュ法の回路例を示す。ここで１は符号
ビットが入力される１２ビツト・シフトレジスタ、２は
ＲＯＭであって符号のビット・パターンと等しいアドレ
スに、ＲＬ及びＲＬが記憶されていることを示す確認ビ
ット（ここでは説明上「１」とする）を格納している。
ビットが入力される１２ビツト・シフトレジスタ、２は
ＲＯＭであって符号のビット・パターンと等しいアドレ
スに、ＲＬ及びＲＬが記憶されていることを示す確認ビ
ット（ここでは説明上「１」とする）を格納している。
３はＲＯＭ２の出力を一時記憶するラッチ、４はシフト
回路であって確認ビット「１」が出力されていないとき
クロックを１ヶ発生し、シフトレジスタｌの符号ビット
をシフトするシフト回路、５は解読中の符号が白ランか
黒ランかを示すフリップフロップ（以下ＦＦという）で
ある。
回路であって確認ビット「１」が出力されていないとき
クロックを１ヶ発生し、シフトレジスタｌの符号ビット
をシフトするシフト回路、５は解読中の符号が白ランか
黒ランかを示すフリップフロップ（以下ＦＦという）で
ある。
第１図の動作は次のようになる。まずシフトレジスタ１
に、第２図に示す如く、伝送された入力符号の最初にあ
るＥＯＬ （Ｅｎｄ ｏｆ Ｌｉｎｅ ：画像信号の
最初と、各走査線毎の最、後に付与されるもの１
で１１ビツト「０」が連結したあとに「１」の１２ビツ
ト構成の符号）符号の先頭１ビツト（この場合は「０」
）を入力してＲＯＭ２ｔアク令スする。このときＲＯＭ
２から確認ビット「１」が出力されていなければ、シフ
）Ｉ回路４でクロックを１ヶ発生し、シフトレジスター
に次の伝送符号を読込み「０．０」が入力される。これ
によりＲＯＭ２をアクセスしても確認ビット「１」が出
力されないとき１、／７）ａゆ４．、び、。ッ、ヶ、ヶ
え生５、ッ、 （／ トレジスターに次の符号ビットを入力する。ＥＯＬ
’符号の場合には、先頭の１１ビツトがオールｒＯ
Ｊなので、ＲＯＭ２は確認ビット「１」は出力されず、
このようなことが繰返されて１２ビツト目の「１」が入
力されたと會、つまりシフトレジスターにＥＯＬ符号が
入力されたとぎ、ＲＯＭ２は確認ビット「１」を出力す
る。このＥＯＬ符号のときはラッチ３よりＲＬは出力さ
れない。そしてこの確認ビット「１」によりＦＦ５が一
定の状態にセットされ、また、シフト回路４はこれによ
りシフトレジスタ１をクリアする。
に、第２図に示す如く、伝送された入力符号の最初にあ
るＥＯＬ （Ｅｎｄ ｏｆ Ｌｉｎｅ ：画像信号の
最初と、各走査線毎の最、後に付与されるもの１
で１１ビツト「０」が連結したあとに「１」の１２ビツ
ト構成の符号）符号の先頭１ビツト（この場合は「０」
）を入力してＲＯＭ２ｔアク令スする。このときＲＯＭ
２から確認ビット「１」が出力されていなければ、シフ
）Ｉ回路４でクロックを１ヶ発生し、シフトレジスター
に次の伝送符号を読込み「０．０」が入力される。これ
によりＲＯＭ２をアクセスしても確認ビット「１」が出
力されないとき１、／７）ａゆ４．、び、。ッ、ヶ、ヶ
え生５、ッ、 （／ トレジスターに次の符号ビットを入力する。ＥＯＬ
’符号の場合には、先頭の１１ビツトがオールｒＯ
Ｊなので、ＲＯＭ２は確認ビット「１」は出力されず、
このようなことが繰返されて１２ビツト目の「１」が入
力されたと會、つまりシフトレジスターにＥＯＬ符号が
入力されたとぎ、ＲＯＭ２は確認ビット「１」を出力す
る。このＥＯＬ符号のときはラッチ３よりＲＬは出力さ
れない。そしてこの確認ビット「１」によりＦＦ５が一
定の状態にセットされ、また、シフト回路４はこれによ
りシフトレジスタ１をクリアする。
それだからシフト回路４は再びシフトレジスタ１に、次
の符号を１ビツト記入させてＲＯＭ２を７クセスするが
、第２図に示す如（ＥＯＬ符号の次に白ビツト２５ラン
レングスを示す符号（白ラン２５という）がシフトレジ
スタ１、にセットされるまで確認ビット「１」が出力さ
れず、この白ラン２５符号がセットされたときこのシフ
トレジスタ１にセットされた７ビツトｒ ０１０１０１
１ ＪとＦＦｓの出力に応じてＲＯＭ２はＲＬ ｒ２１
ｓＪ を出力し、これによりラッチ３はＲＬｒ２５Ｊを
出力するととも、に確認ビット「１」を出力する。この
ＲＬ ２ Ｂ１１ＥＯＬの次は白であるので、これによ
り白ラン２５であることがわかる。そしてシフト回路４
＆１これにより、再びシフトレジスタ１をクリアすると
ともにラッチＦＦ５は反転される。このようなことカー
繰返されてＲＬが出力されるが、このとき受信側では、
ＲＬは白の次は黒であるということ６ｘわ力するので、
とのＲＬのみで画像再生することができる。
の符号を１ビツト記入させてＲＯＭ２を７クセスするが
、第２図に示す如（ＥＯＬ符号の次に白ビツト２５ラン
レングスを示す符号（白ラン２５という）がシフトレジ
スタ１、にセットされるまで確認ビット「１」が出力さ
れず、この白ラン２５符号がセットされたときこのシフ
トレジスタ１にセットされた７ビツトｒ ０１０１０１
１ ＪとＦＦｓの出力に応じてＲＯＭ２はＲＬ ｒ２１
ｓＪ を出力し、これによりラッチ３はＲＬｒ２５Ｊを
出力するととも、に確認ビット「１」を出力する。この
ＲＬ ２ Ｂ１１ＥＯＬの次は白であるので、これによ
り白ラン２５であることがわかる。そしてシフト回路４
＆１これにより、再びシフトレジスタ１をクリアすると
ともにラッチＦＦ５は反転される。このようなことカー
繰返されてＲＬが出力されるが、このとき受信側では、
ＲＬは白の次は黒であるということ６ｘわ力するので、
とのＲＬのみで画像再生することができる。
このように７１ツシユ法は、ＲＯＭ２をアクセスする回
数が符号ビット数と等い・ため、（例え１ｆＥＯＬでは
１２回アクセスして初め【出力カー得られる）高速の解
読処理が困難である。またＲＯＭ２をアクセスする毎に
ＲＯＭの出力の有無を確認ビットで確認する必要がある
ために、回路構成及び回路動作が複雑になるという欠点
がある。
数が符号ビット数と等い・ため、（例え１ｆＥＯＬでは
１２回アクセスして初め【出力カー得られる）高速の解
読処理が困難である。またＲＯＭ２をアクセスする毎に
ＲＯＭの出力の有無を確認ビットで確認する必要がある
ために、回路構成及び回路動作が複雑になるという欠点
がある。
なお、リニアサーチ法、トリーサーチ法にも同様な欠点
がある。
がある。
（３）発明の目的
本発明の目的は、このような欠点を改善するために、Ｍ
Ｈ符号の解読処理を高速で行うとともに、かつ回路構成
及び回路動作が簡単なＭＨ符号Ｎｍ方式を提供すること
である。
Ｈ符号の解読処理を高速で行うとともに、かつ回路構成
及び回路動作が簡単なＭＨ符号Ｎｍ方式を提供すること
である。
（４） 発明の構成
この目的を達成するため本発明のＭＨ符号解読方式では
、ＲＯＭ４−備えたモディファイトノ・フマン符号を解
読するＭＨ符号解読回路において、符号化ビットを入力
するシフトレジスタと、符号ノ（ターンをアドレスとし
符号の示すランレングスと符号ビット数を格納したＲＯ
Ｍと、前記ＲＯＭ内の符号ビット数と同じシフトクロッ
クを発生してシフトレジスタの符号ビットをシフトする
シフト回路を備え、前記ＲＯＭよりランレングスを得た
ときに前記シフト回路によりシフトレジスタをその符号
ビットに応じたビットだけシフトさせるよ５にしたこと
を特徴とする。
、ＲＯＭ４−備えたモディファイトノ・フマン符号を解
読するＭＨ符号解読回路において、符号化ビットを入力
するシフトレジスタと、符号ノ（ターンをアドレスとし
符号の示すランレングスと符号ビット数を格納したＲＯ
Ｍと、前記ＲＯＭ内の符号ビット数と同じシフトクロッ
クを発生してシフトレジスタの符号ビットをシフトする
シフト回路を備え、前記ＲＯＭよりランレングスを得た
ときに前記シフト回路によりシフトレジスタをその符号
ビットに応じたビットだけシフトさせるよ５にしたこと
を特徴とする。
（５）発明の実施例
本発明な一実施例にもとづき詳述するに先立ち本発明の
概略について説明する。
概略について説明する。
ＭＨ符号には符号長や符号間の切れ目を示す情報が含ま
れ【いないためにＲＯＭから解読しようとする符号のＲ
Ｌを探索するのに多くの特開がかかる。そこで本発明で
は符号ビットパターンをＲＯＭのアドレスとして使用し
、そのアドレスに対応するメモリにＲＬのみならず符号
ビット数を記憶し【おく。そして解読が終了した符号の
ビット数だけシフトレジスタのＲＯＭのアドレスビット
、すなわち符号ビットをシフトして符号を次のＲＯＭの
アドレスにセットしてＲＬを求める。この動作を繰返す
ことにより符号別（圧縮データ）ｊ の解読を早く行
うことができ！る１、またＭＨ符号の最長は１２ビツト
であり、この符号と白黒を示すＦＦの１ビツトの合計１
３１ｔツトをＲＯＭのアドレスとして使用するため２１
３ワードのメ峰すが必要である。しかしＭＨ符号におい
て１０ビット以上の符号は全て先頭４ビツトがｒＯＪで
あるため、これを識別して１ビツトに変換することで、
ＲＯＭのメモリ容量を２１６ワードＸ２に減少できる。
れ【いないためにＲＯＭから解読しようとする符号のＲ
Ｌを探索するのに多くの特開がかかる。そこで本発明で
は符号ビットパターンをＲＯＭのアドレスとして使用し
、そのアドレスに対応するメモリにＲＬのみならず符号
ビット数を記憶し【おく。そして解読が終了した符号の
ビット数だけシフトレジスタのＲＯＭのアドレスビット
、すなわち符号ビットをシフトして符号を次のＲＯＭの
アドレスにセットしてＲＬを求める。この動作を繰返す
ことにより符号別（圧縮データ）ｊ の解読を早く行
うことができ！る１、またＭＨ符号の最長は１２ビツト
であり、この符号と白黒を示すＦＦの１ビツトの合計１
３１ｔツトをＲＯＭのアドレスとして使用するため２１
３ワードのメ峰すが必要である。しかしＭＨ符号におい
て１０ビット以上の符号は全て先頭４ビツトがｒＯＪで
あるため、これを識別して１ビツトに変換することで、
ＲＯＭのメモリ容量を２１６ワードＸ２に減少できる。
以下本発明の一実施例を第３図及び第４図にもとづき説
明する。
明する。
第３図は本発明の一実施例構成図を示し、第４図はＲＯ
Ｍのアドレスの説明図である。
Ｍのアドレスの説明図である。
図中、１１はシフトレジスタ、１２は第ｌＲＯＭ。
１３は第２ＲＯＭ、１４はＦＦ、１５，１６はオア・ゲ
ート、１７はラッチ、１８はシフト回路、１９．２０は
インバータである。
ート、１７はラッチ、１８はシフト回路、１９．２０は
インバータである。
シフトレジスタ１１は可変長符号であるＭＨ符号が入力
される１２ビツトのシフトレジスタであって、第１図の
シフトレジスタ１に対応するものである。
される１２ビツトのシフトレジスタであって、第１図の
シフトレジスタ１に対応するものである。
第ｌＲＯＭ１２は、ＭＨ符号で１０ビット以上の符号の
場合にアクセスされるＲＯＭであり、ＲＬＯ外にそのア
クセスした符号のビット長も記憶されている。また第２
ＲＯＭ１３はＭＨ符号で９ビツト以下の符号の場合にア
クセスされるＲＯＭであり、第ｌＲＯＭ１２と同様にＲ
Ｌの外にそのアクセスした符号のビット長も記憶されて
いる。
場合にアクセスされるＲＯＭであり、ＲＬＯ外にそのア
クセスした符号のビット長も記憶されている。また第２
ＲＯＭ１３はＭＨ符号で９ビツト以下の符号の場合にア
クセスされるＲＯＭであり、第ｌＲＯＭ１２と同様にＲ
Ｌの外にそのアクセスした符号のビット長も記憶されて
いる。
これらの第ｌＲＯＭ１２と第２ＲＯＭ１３は本発明の特
徴とするところであるので、更に詳述する。これらの各
ＲＯＭには、前記の如く、データとしてＲＬとＭＨ符号
の符号長が記憶されている。
徴とするところであるので、更に詳述する。これらの各
ＲＯＭには、前記の如く、データとしてＲＬとＭＨ符号
の符号長が記憶されている。
例えば、第２図の先頭に示すＥＯＬ（１２ビツト）符号
がこのシフトレジスタ１１にセットされたとき、その先
頭４ビツトがオール「０」のためにオアｅゲートＩＳは
ｒＯＪを出力し、これがインバータ２０で「１」となり
＠ＩＲＯＭＩ ２のチップセレクト端子ＣＳ 、Ｉｌｎ
ｒｌＪが印加されて、この第１ ＲＯＭ１２が選択さ
れる。そして次の８ビツトが第１ＲＯＭＩ！のアドレス
端子Ａｏ−ＡｙＫ伝達される。
がこのシフトレジスタ１１にセットされたとき、その先
頭４ビツトがオール「０」のためにオアｅゲートＩＳは
ｒＯＪを出力し、これがインバータ２０で「１」となり
＠ＩＲＯＭＩ ２のチップセレクト端子ＣＳ 、Ｉｌｎ
ｒｌＪが印加されて、この第１ ＲＯＭ１２が選択さ
れる。そして次の８ビツトが第１ＲＯＭＩ！のアドレス
端子Ａｏ−ＡｙＫ伝達される。
このと＄、ＦＦ１４が「１」を出力してアドレス端子Ａ
８に印加している。したがつ【、第４図に示すように、
このＥＯＬ符号により第ｌＲＯＭ１２がアクセスされた
とき、ＦＬＯＭデータとしＣＲＬ＝「０」、ビット長＝
４１２Ｊが出力され、これがラッチ１７にセットされる
。また、次に、第２図の第２群のように、白ラン２５を
示す７ビツト符号「０１０１０１１ Ｊでアクセスされ
たとき、オア・ゲート１５は「１」を出力し【第２ＲＯ
Ｍ１３のチップセレクト端子Ｃ８に印加されるので、こ
の第２ＲＯＭ１３が選択されることになる。このとき先
のＥＯＬ符号のビット長信号によりＦＦ１４は反転して
Ａ８に「０」が入力している。そしてその７ビツトのア
ドレスｒ ０１０１０１１ Ｊが第２ＲＯＭ１３のＡＯ
〜Ａ６に印加されると、Ａ１にｒｏｂ、 ｒｌＪのい
ずれが印加されていても第２ＲＯＭ１３は、データとし
てＲＬ＝ｒ２５Ｊ、ビット長＝「７」を出力し、このビ
ット長「７」ぼシフ）Ｑ第１８に印加される。
８に印加している。したがつ【、第４図に示すように、
このＥＯＬ符号により第ｌＲＯＭ１２がアクセスされた
とき、ＦＬＯＭデータとしＣＲＬ＝「０」、ビット長＝
４１２Ｊが出力され、これがラッチ１７にセットされる
。また、次に、第２図の第２群のように、白ラン２５を
示す７ビツト符号「０１０１０１１ Ｊでアクセスされ
たとき、オア・ゲート１５は「１」を出力し【第２ＲＯ
Ｍ１３のチップセレクト端子Ｃ８に印加されるので、こ
の第２ＲＯＭ１３が選択されることになる。このとき先
のＥＯＬ符号のビット長信号によりＦＦ１４は反転して
Ａ８に「０」が入力している。そしてその７ビツトのア
ドレスｒ ０１０１０１１ Ｊが第２ＲＯＭ１３のＡＯ
〜Ａ６に印加されると、Ａ１にｒｏｂ、 ｒｌＪのい
ずれが印加されていても第２ＲＯＭ１３は、データとし
てＲＬ＝ｒ２５Ｊ、ビット長＝「７」を出力し、このビ
ット長「７」ぼシフ）Ｑ第１８に印加される。
シフトレジスタ１１に、第３群として黒ラン２８を示す
１２ビット符号ｒ ００００１１００１１００ Ｊ
がセットされると、このときＦＦ１４は第２群のアクセ
スにより反転されて黒を示す「１」を出力しているので
、この１２ビツトにより第１ ＲＯＭ １２がアクセス
されることになる。即ち、その先頭４ビツトのｒ ００
００ Ｊによりオア・ゲート１５はｒＯＪを出力し、イ
ンバータ２０は「１」を出力するので、第１ ＲＯＭ
１２がセレクトされる。そして残りの８ビツトｒ １１
００１１００ＪがＡｏ−Ａｙニ印加され、コノときＦＦ
１４よりＡ８に「１」印加されるので、第ｌＲＯＭ１２
から出力データとしてＲＬ＝ｒ２８Ｊ、ビット長−「１
２」を出力する。
１２ビット符号ｒ ００００１１００１１００ Ｊ
がセットされると、このときＦＦ１４は第２群のアクセ
スにより反転されて黒を示す「１」を出力しているので
、この１２ビツトにより第１ ＲＯＭ １２がアクセス
されることになる。即ち、その先頭４ビツトのｒ ００
００ Ｊによりオア・ゲート１５はｒＯＪを出力し、イ
ンバータ２０は「１」を出力するので、第１ ＲＯＭ
１２がセレクトされる。そして残りの８ビツトｒ １１
００１１００ＪがＡｏ−Ａｙニ印加され、コノときＦＦ
１４よりＡ８に「１」印加されるので、第ｌＲＯＭ１２
から出力データとしてＲＬ＝ｒ２８Ｊ、ビット長−「１
２」を出力する。
それから第４群として白ランフを示す４ビット符号ｒ
１１１１ Ｊがシフトレジスタ１１の先頭にセットされ
ると、このとき第２ＲＯＭ１３のＡ４〜Ａ７に何が伝達
されていても第２ＲＯＭ１３は出力としてＲＬ ＝ ｒ
７Ｊ 、ビット長＝「４」を出力する。このようにして
第ｌＲＯＭ１２及びｊｉ２ＲＯＭ１３はそれぞれＭＨ符
号に応じてアクセスされ、ＲＬとアクセスしたＭ）Ｉ符
号のビット長を出力する。
１１１１ Ｊがシフトレジスタ１１の先頭にセットされ
ると、このとき第２ＲＯＭ１３のＡ４〜Ａ７に何が伝達
されていても第２ＲＯＭ１３は出力としてＲＬ ＝ ｒ
７Ｊ 、ビット長＝「４」を出力する。このようにして
第ｌＲＯＭ１２及びｊｉ２ＲＯＭ１３はそれぞれＭＨ符
号に応じてアクセスされ、ＲＬとアクセスしたＭ）Ｉ符
号のビット長を出力する。
ところでＭＨ符号は２〜１２ビツトの可変長符号であり
、実際のデータでは、これらの符号がランダムに連続し
ている。そヤ、ため解読しようとし、１ ている符
号の後にどんな符号がきてもＲＯＭより°正しいデータ
が出力されなければならない。そのために、第４図に示
すように、符号のビットハターンに冗長ビットを付加し
てＲＯＭのアドレスを構成している０例えばＥＯＬの場
合Ａ８は冗長ビットであり、また白ランフについてはＡ
４−Ａｔは冗長ビットである。冗長ビットは全ての組合
せ、すなわち冗長ビット数をｍとしたとき２７″ｒｎの
組合せが考えられ、そのすべてのアドレスに対し、同じ
肚とビット長（符号ビット数）を記憶する。
、実際のデータでは、これらの符号がランダムに連続し
ている。そヤ、ため解読しようとし、１ ている符
号の後にどんな符号がきてもＲＯＭより°正しいデータ
が出力されなければならない。そのために、第４図に示
すように、符号のビットハターンに冗長ビットを付加し
てＲＯＭのアドレスを構成している０例えばＥＯＬの場
合Ａ８は冗長ビットであり、また白ランフについてはＡ
４−Ａｔは冗長ビットである。冗長ビットは全ての組合
せ、すなわち冗長ビット数をｍとしたとき２７″ｒｎの
組合せが考えられ、そのすべてのアドレスに対し、同じ
肚とビット長（符号ビット数）を記憶する。
ＦＦ１４は、解読中の符号の白黒を決定するものであっ
て第１図のＦＦｓに対応するものであり、第ｌＲＯＭ１
２あるいは第２ ＲＯＭ １３のいずれかより出力が発
生したことにより反転されるものである。モしてＥＯＬ
が検出されたとき「０」を出力するようにセットされる
。
て第１図のＦＦｓに対応するものであり、第ｌＲＯＭ１
２あるいは第２ ＲＯＭ １３のいずれかより出力が発
生したことにより反転されるものである。モしてＥＯＬ
が検出されたとき「０」を出力するようにセットされる
。
オア・ゲート１５は、ＭＨ符号が１０ビット以上のとき
その先１ｊ４ビットがオール「０」であるこ□□Ｌ、？
ｒＯ□カカオ８、。やあ。。オヶゎ Ｖ、、。４１−
、オー８．。１ケ、イ２１゜１ｏヨよ、 【換するも
のである。
その先１ｊ４ビットがオール「０」であるこ□□Ｌ、？
ｒＯ□カカオ８、。やあ。。オヶゎ Ｖ、、。４１−
、オー８．。１ケ、イ２１゜１ｏヨよ、 【換するも
のである。
オア・ゲート１６は、ＥＯＬ符号を検出するものであり
ＥＯＬ符号がシフトレジスタ１１にセットされたときの
み「０」を出力し、１ライン毎に現われるＥＯＬを検出
し、回路動作が符号に同期しているかを確認している。
ＥＯＬ符号がシフトレジスタ１１にセットされたときの
み「０」を出力し、１ライン毎に現われるＥＯＬを検出
し、回路動作が符号に同期しているかを確認している。
ラッチ１７は第１ ＲＯＭＩ ２あるいは第２ Ｉ’Ｌ
ＯＭ１３の出力であるＲＬとビット長（符号ビット数）
を１時的に保持するラッチである。
ＯＭ１３の出力であるＲＬとビット長（符号ビット数）
を１時的に保持するラッチである。
シフト回路１８はラッチ１７のピッ）＆を入力し、これ
と同数のクロックを発生し、シフトレジスタ１を動作さ
せるものである。
と同数のクロックを発生し、シフトレジスタ１を動作さ
せるものである。
次に第３図の回路動作を、第２図に示す符号列を解読す
る場合を例にとり、第４図を参照しつつ説明する。
る場合を例にとり、第４図を参照しつつ説明する。
■ 最初にシフト回路１８よりクロックをシフトレジス
タ１１に送出し、Ｍ）Ｉ符号列の最初のＥＯＬ符号がシ
フトレジスタ１１にセットされたとき、オア・ゲート１
６はこれを検出して「０」を出力してシフトｎ路１８の
クロックを停止させる。そしてこのＥＯＬと第ｌＲＯＭ
１２のアドレスの対応をとる。このときＥＯＬの先頭４
ビツトはオール「０」のため、オア・ゲート１５は「０
」を出力し、インバータ２０は「１」を出力するので、
第ｌＲＯＭ＋２がアクセスされることになる。モしてＥ
ＯＬの第５ビツト〜第１２ビツトのｒ ０００００００
１ Ｊが第ｌＲＯＭ１２のＡ（１〜Ａ丁に伝達され、第
４図に示すように第ｌＲＯＭ１２からはデータとしてＲ
Ｌ＝零とＥＯＬ符号長を示すビット長「１２」が出力さ
れてラッチ１７にセットされる。そしてこのビット長「
１２」がシフト回路１８に伝達され、これによりシフト
回路１８はクロックを１２ケ発生し【シフトレジスタ１
１をシフト制御する。
タ１１に送出し、Ｍ）Ｉ符号列の最初のＥＯＬ符号がシ
フトレジスタ１１にセットされたとき、オア・ゲート１
６はこれを検出して「０」を出力してシフトｎ路１８の
クロックを停止させる。そしてこのＥＯＬと第ｌＲＯＭ
１２のアドレスの対応をとる。このときＥＯＬの先頭４
ビツトはオール「０」のため、オア・ゲート１５は「０
」を出力し、インバータ２０は「１」を出力するので、
第ｌＲＯＭ＋２がアクセスされることになる。モしてＥ
ＯＬの第５ビツト〜第１２ビツトのｒ ０００００００
１ Ｊが第ｌＲＯＭ１２のＡ（１〜Ａ丁に伝達され、第
４図に示すように第ｌＲＯＭ１２からはデータとしてＲ
Ｌ＝零とＥＯＬ符号長を示すビット長「１２」が出力さ
れてラッチ１７にセットされる。そしてこのビット長「
１２」がシフト回路１８に伝達され、これによりシフト
回路１８はクロックを１２ケ発生し【シフトレジスタ１
１をシフト制御する。
■ このシフト制御によりシフトレジスタ１１内のＥＯ
Ｌがシフトされて、今度はシフトレジスタ１１の先頭に
第２群の白ラン２５（０１０１０１１）がセットされる
。この符合は先頭の４ビツトに「１」が含まれているの
で、オア・ゲート１５から「１」が出力されて第２ｆ′
ＬＯＭ１３がセレクトされる。そしてこの第２ ＲＯＭ
１３のＡＯ〜Ａ６に前記（０１０１０１１）が伝達され
、第４図に示すように、Ａｙに何が印加されても第２Ｒ
ＯＭ１３からＲＬ＝ｒ２５Ｊとビット長＝「７」が出力
され、ラッチ１７にセットされる拳このＲＬ＝ｒ２５Ｊ
は図示省略した次段の処理回路に送出される。またビッ
ト長「７」はシシト回路１８に送出され、シフト回路１
８ではＥＯＬの場合と同様に、符号（０１０１０１１）
のビット長と同じ７ケのクロックを発生し、シフトレジ
スタ１１内のこの符号（０１０１０１１）をシフトし、
次の第３群の黒ラン２８（００００１１００１１００）
をシフトレジスタ１１の先頭にセットする。このように
して上記の場合と同様に、第ｌＲＯＭ１２からＲＬ＝ｒ
２８Ｊ、ビット長＝ｒ１２Ｊが出力され、これが２ツチ
１７にセットされる。以下同様な制御が行なわれ、白ラ
ンフ、黒ラン９、白ラン１０・・・と順次符号解読が行
なわれることになる。
Ｌがシフトされて、今度はシフトレジスタ１１の先頭に
第２群の白ラン２５（０１０１０１１）がセットされる
。この符合は先頭の４ビツトに「１」が含まれているの
で、オア・ゲート１５から「１」が出力されて第２ｆ′
ＬＯＭ１３がセレクトされる。そしてこの第２ ＲＯＭ
１３のＡＯ〜Ａ６に前記（０１０１０１１）が伝達され
、第４図に示すように、Ａｙに何が印加されても第２Ｒ
ＯＭ１３からＲＬ＝ｒ２５Ｊとビット長＝「７」が出力
され、ラッチ１７にセットされる拳このＲＬ＝ｒ２５Ｊ
は図示省略した次段の処理回路に送出される。またビッ
ト長「７」はシシト回路１８に送出され、シフト回路１
８ではＥＯＬの場合と同様に、符号（０１０１０１１）
のビット長と同じ７ケのクロックを発生し、シフトレジ
スタ１１内のこの符号（０１０１０１１）をシフトし、
次の第３群の黒ラン２８（００００１１００１１００）
をシフトレジスタ１１の先頭にセットする。このように
して上記の場合と同様に、第ｌＲＯＭ１２からＲＬ＝ｒ
２８Ｊ、ビット長＝ｒ１２Ｊが出力され、これが２ツチ
１７にセットされる。以下同様な制御が行なわれ、白ラ
ンフ、黒ラン９、白ラン１０・・・と順次符号解読が行
なわれることになる。
、１ このときＦＦ１４はラレチ１７からデー
タが出力される度に反転され、解読中の符号が白ランか
、点ランかの判断を行っている。
タが出力される度に反転され、解読中の符号が白ランか
、点ランかの判断を行っている。
の−次元符号（ＭＨ符号）の解読にも使用できることは
いうまでもない。
いうまでもない。
（６）発明の効果
本方式でＭＨ符号を解読すると、従来の方式のように、
１ビツトシフトする毎にＲＯＭの出力を確認することが
ない。したがって回路を高速に動作でき、回路構成が簡
単にできる。またＭＨ符号の符号ビット数（ビット長）
をＲＯＭデータに持っているので、１つの符号に対して
ＲＯＭのアクセスが１回で済むため符号解読回路の構成
を簡単にでき、しかも高速処理ができる。
１ビツトシフトする毎にＲＯＭの出力を確認することが
ない。したがって回路を高速に動作でき、回路構成が簡
単にできる。またＭＨ符号の符号ビット数（ビット長）
をＲＯＭデータに持っているので、１つの符号に対して
ＲＯＭのアクセスが１回で済むため符号解読回路の構成
を簡単にでき、しかも高速処理ができる。
第１図は従来の構成図、第２図はＭＨ符号列、第３図は
本発明の一実施例構成、第４図は本発明のＲＯＭの構成
図である。 図中、１１はシフトレジスタ、１２は第１ｒｔＯＭ、１
３は第２ＲＯＭ、１４はＦＦ、１５，１６はオア・ゲー
ト、１７はラッチ、１８はシフト回路、１９．２０はイ
ンバータである。 特許出願人 富士通株式会社 代理人弁理士 山 谷 晧 榮 １ｍ Ｔｚ！１ ｆＯＬ ６９＞２１ 、＠５＞Ｕ
白９＞７ 、＠１＞９． ｆ
ａｔン１０ｏｏｏｏｏｏｏｏｏｏｏｔ ｏｔｏｔｏｔ
ｔ ｏｏｏｏｔｔｏｏｔｔｏｏ ｔｔ ツｌ
０００１００ ００１１１′２−４図 特許庁長盲 若 ＃ 和 夫 験 １、事件ｔａｌ＆＄ １８８Ｂ１年４１ｔＷＩＩＩＡ
第５２１９１号ｉ発ｖｓｏａ称 ＭＨ符号解読方式 ｔｍ正をする者 事件と〇−係 特許出願人 住 所 神奈川系川崎市中原区上小田中１０１５番地
氏４ （ｓ２２）富士通株式金社 代表考 山 本 卓 眞 ４代理人 補正Ｏ内容 し １・ 明細書第７頁第１４行に記載され九「狩号刷」
Ｘを「符号列」と補正する。 ２ 岡ｊ１１１４頁第墨行及び第４行間に下記の文を挿
入する。 「−１１らに萬Ｉ ＲＯＭ１２． ＩＩＩ ２ ＲＯＭ
１ ｌに代えて。 マルチプレタナを用いるζ七により ＲＯＭを１つにす
る仁とができる。 シフトレジスター１かも出力１れ第１１０Ｍ１２、第２
ＲＯＭＩＮへ導かれるぺ龜２系統ＯｆＦ号をこれら２つ
のＲＯＭ１２．１１へ導く代わりにｊ示しないマルチブ
レ／ｌへ入力し、オア・ゲト１５の出力信号でとＯマル
チプレタナを切＝え制御することによシ上ｌｅ２系統Ｏ
信号Ｏう−の一方Ｏみをマルチプレタナから出力する。 ”ＹｋチグレＩｔの出力信号を図示しない単−ＲＯＭ０
（１号入力端子に導くとともに前記オ・ゲート１５の出
力信号をもｅＯＲＯＭｏｌの信号入力端子に導くことに
よシ、前記２系統の信号の各系統に対応したＲＬとビッ
ト長をこのＲＯＭの出力として得ることができるので。 とのＲＬとビット長を２ツチで一時的に保持すればよい
。 このようＫしてＲＯＭは１つで済ませることができる。 」 以上。
本発明の一実施例構成、第４図は本発明のＲＯＭの構成
図である。 図中、１１はシフトレジスタ、１２は第１ｒｔＯＭ、１
３は第２ＲＯＭ、１４はＦＦ、１５，１６はオア・ゲー
ト、１７はラッチ、１８はシフト回路、１９．２０はイ
ンバータである。 特許出願人 富士通株式会社 代理人弁理士 山 谷 晧 榮 １ｍ Ｔｚ！１ ｆＯＬ ６９＞２１ 、＠５＞Ｕ
白９＞７ 、＠１＞９． ｆ
ａｔン１０ｏｏｏｏｏｏｏｏｏｏｏｔ ｏｔｏｔｏｔ
ｔ ｏｏｏｏｔｔｏｏｔｔｏｏ ｔｔ ツｌ
０００１００ ００１１１′２−４図 特許庁長盲 若 ＃ 和 夫 験 １、事件ｔａｌ＆＄ １８８Ｂ１年４１ｔＷＩＩＩＡ
第５２１９１号ｉ発ｖｓｏａ称 ＭＨ符号解読方式 ｔｍ正をする者 事件と〇−係 特許出願人 住 所 神奈川系川崎市中原区上小田中１０１５番地
氏４ （ｓ２２）富士通株式金社 代表考 山 本 卓 眞 ４代理人 補正Ｏ内容 し １・ 明細書第７頁第１４行に記載され九「狩号刷」
Ｘを「符号列」と補正する。 ２ 岡ｊ１１１４頁第墨行及び第４行間に下記の文を挿
入する。 「−１１らに萬Ｉ ＲＯＭ１２． ＩＩＩ ２ ＲＯＭ
１ ｌに代えて。 マルチプレタナを用いるζ七により ＲＯＭを１つにす
る仁とができる。 シフトレジスター１かも出力１れ第１１０Ｍ１２、第２
ＲＯＭＩＮへ導かれるぺ龜２系統ＯｆＦ号をこれら２つ
のＲＯＭ１２．１１へ導く代わりにｊ示しないマルチブ
レ／ｌへ入力し、オア・ゲト１５の出力信号でとＯマル
チプレタナを切＝え制御することによシ上ｌｅ２系統Ｏ
信号Ｏう−の一方Ｏみをマルチプレタナから出力する。 ”ＹｋチグレＩｔの出力信号を図示しない単−ＲＯＭ０
（１号入力端子に導くとともに前記オ・ゲート１５の出
力信号をもｅＯＲＯＭｏｌの信号入力端子に導くことに
よシ、前記２系統の信号の各系統に対応したＲＬとビッ
ト長をこのＲＯＭの出力として得ることができるので。 とのＲＬとビット長を２ツチで一時的に保持すればよい
。 このようＫしてＲＯＭは１つで済ませることができる。 」 以上。
Claims (2)
- （１） ＲＯＭを備えたモディファイドハフマン符号
を解読するＭＨＨ号解読回路において、符号化ビットを
入力するシフトレジスタと、符号パターンをアドレスと
し符号の示すランレングスと符合ビット数を格納したＲ
ＯＭと、前記ＲＯＭ内の符号ビット数と同じシフトクロ
ックを発生してシフトレジスタの符合ビットをシフトす
るシフト回路を備え、前記ＲＯＭよりランレングスを得
たときに前記シフト回路によりシフトレジスタをその符
号ビット（応じたビットだけシフトさせるようにしたこ
とを特徴とするＭＨＨ号解読方式。 - （２）前記ＲＯＭのアドレス作成において、ＭＨ符号の
先頭４ビツトを１ビツトに変換する変換手段を設けたこ
とを特徴とする特許請求の範囲第（１）項記載のＭＨＨ
号解読方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5279182A JPS58170280A (ja) | 1982-03-31 | 1982-03-31 | Ｍｈ符号解読方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5279182A JPS58170280A (ja) | 1982-03-31 | 1982-03-31 | Ｍｈ符号解読方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58170280A true JPS58170280A (ja) | 1983-10-06 |
| JPH0255987B2 JPH0255987B2 (ja) | 1990-11-28 |
Family
ID=12924652
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5279182A Granted JPS58170280A (ja) | 1982-03-31 | 1982-03-31 | Ｍｈ符号解読方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58170280A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60117878A (ja) * | 1983-11-29 | 1985-06-25 | Nec Corp | ファクシミリ信号処理回路 |
| JPS60257667A (ja) * | 1984-06-05 | 1985-12-19 | Canon Inc | 圧縮コ−ドの復号装置 |
| US4618846A (en) * | 1983-12-08 | 1986-10-21 | Crosfield Electronics Limited | Data coding |
| US4864414A (en) * | 1985-07-03 | 1989-09-05 | Minolta Camera Kabushiki Kaishi | Image signal processing device |
| JPH04180469A (ja) * | 1990-11-15 | 1992-06-26 | Hitachi Telecom Technol Ltd | 符号伸長方法及び描画装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58121866A (ja) * | 1982-01-14 | 1983-07-20 | Nec Corp | ランレングス復号化装置 |
-
1982
- 1982-03-31 JP JP5279182A patent/JPS58170280A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58121866A (ja) * | 1982-01-14 | 1983-07-20 | Nec Corp | ランレングス復号化装置 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60117878A (ja) * | 1983-11-29 | 1985-06-25 | Nec Corp | ファクシミリ信号処理回路 |
| US4618846A (en) * | 1983-12-08 | 1986-10-21 | Crosfield Electronics Limited | Data coding |
| JPS60257667A (ja) * | 1984-06-05 | 1985-12-19 | Canon Inc | 圧縮コ−ドの復号装置 |
| US4864414A (en) * | 1985-07-03 | 1989-09-05 | Minolta Camera Kabushiki Kaishi | Image signal processing device |
| JPH04180469A (ja) * | 1990-11-15 | 1992-06-26 | Hitachi Telecom Technol Ltd | 符号伸長方法及び描画装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0255987B2 (ja) | 1990-11-28 |
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