JPH01138747A - 半導体ｒｏｍアレイを作成するプロセス - Google Patents
半導体ｒｏｍアレイを作成するプロセスInfo
- Publication number
- JPH01138747A JPH01138747A JP63193579A JP19357988A JPH01138747A JP H01138747 A JPH01138747 A JP H01138747A JP 63193579 A JP63193579 A JP 63193579A JP 19357988 A JP19357988 A JP 19357988A JP H01138747 A JPH01138747 A JP H01138747A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- polysilicon
- type
- photoresist
- self
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
- H10W20/031—Manufacture or treatment of conductive parts of the interconnections
- H10W20/064—Manufacture or treatment of conductive parts of the interconnections by modifying the conductivity of conductive parts, e.g. by alloying
- H10W20/066—Manufacture or treatment of conductive parts of the interconnections by modifying the conductivity of conductive parts, e.g. by alloying by forming silicides of refractory metals
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/40—Crystalline structures
Landscapes
- Semiconductor Memories (AREA)
- Electrodes Of Semiconductors (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は一般的には半導体ＲＯＭ（読出し専用メモリ）
に関し、より具体的にはマスク・プログラム可能半導体
ＲＯＭに関する。
に関し、より具体的にはマスク・プログラム可能半導体
ＲＯＭに関する。
最近用いられているマスク・プログラム可能ＲＯＭは、
一般的には、ショットキ・ダイオードやトランジスタ装
置をマトリックスの素子としてつくられている。この形
のＲＯＭに対して要求されるビット・パターンは、各特
定のマトリックス素子からの論理出力レベルを決定する
ために、相互接続レベルにおいてプログラムされる。ポ
リシリコン接合形ダイオードを論理素子として用いるこ
とが報告されており（Ｋ、 ０ｋａｄａ等名の論文ｒ
ＰＳＡ −ＡＮｅｗ Ａｐｐｒｏａｃｈ ｆｏｒ Ｂｉ
ｐｏｌａｒ ＬＳＩ Ｊ ＩＥＥＥ、 Ｊ、 ５ｏｌｉ
ｄＳｔａｔｅ Ｃ１ｒｃｕｉｔｓ、第ＳＣ−１３巻、６
７９３〜６７９８頁、１９７８年１０月）、このような
ダイオードの特性も報告されている（Ｊ、 Ｍａｎｏｌ
ｉｕおよびＴ −Ｉ −Ｋａｍｉｎｓ名の論文ｒ Ｐ
−Ｎ Ｊｕｎｃｔｉｏｎｓ ｉｎ Ｐｏ１ｙｃｒｙｓｔ
ａｌｌｉｎｅ −８ｉｌｉｃｏｎ Ｆｉｌｍｓ Ｊ 、
５ｏｌｉｄ −５ｔａｔｅ Ｅｌｅｃｔｒｏｎ、第１
５巻、１１０３〜１１０６頁、１９７２年、Ｍ、 Ｄｕ
ｔｏｉｔおよびＦ。
一般的には、ショットキ・ダイオードやトランジスタ装
置をマトリックスの素子としてつくられている。この形
のＲＯＭに対して要求されるビット・パターンは、各特
定のマトリックス素子からの論理出力レベルを決定する
ために、相互接続レベルにおいてプログラムされる。ポ
リシリコン接合形ダイオードを論理素子として用いるこ
とが報告されており（Ｋ、 ０ｋａｄａ等名の論文ｒ
ＰＳＡ −ＡＮｅｗ Ａｐｐｒｏａｃｈ ｆｏｒ Ｂｉ
ｐｏｌａｒ ＬＳＩ Ｊ ＩＥＥＥ、 Ｊ、 ５ｏｌｉ
ｄＳｔａｔｅ Ｃ１ｒｃｕｉｔｓ、第ＳＣ−１３巻、６
７９３〜６７９８頁、１９７８年１０月）、このような
ダイオードの特性も報告されている（Ｊ、 Ｍａｎｏｌ
ｉｕおよびＴ −Ｉ −Ｋａｍｉｎｓ名の論文ｒ Ｐ
−Ｎ Ｊｕｎｃｔｉｏｎｓ ｉｎ Ｐｏ１ｙｃｒｙｓｔ
ａｌｌｉｎｅ −８ｉｌｉｃｏｎ Ｆｉｌｍｓ Ｊ 、
５ｏｌｉｄ −５ｔａｔｅ Ｅｌｅｃｔｒｏｎ、第１
５巻、１１０３〜１１０６頁、１９７２年、Ｍ、 Ｄｕ
ｔｏｉｔおよびＦ。
Ｓｏｌｌｂｅｒｇｅｒ名の論文ｒ Ｌａｔｅｒａｌ Ｐ
ｏ１ｙｓｉｌｉｃｏｎ Ｐ −ＮＤｉｏｄｅｓ Ｊ 、
Ｅｌｅｃｔｒｏｃｈｅｍ−Ｓｏｃ、第１２５巻、１６
４８〜１６５１頁、１９７８年（さらにＨ，Ｓ、 ｄｅ
ＧｒａａｆｆおよびＪ、 Ｇ、 ｄｅ Ｇｒｏｏｔ名
の論文ｒ Ｐｏ１ｙｃｒｙｓｔａｌｌｉｎｅ Ｄｅｖｉ
ｃｅｓｉｎ Ｂｉｐｏｌａｒ ＩＣＴｅｃｈｎｏｌｏｇ
ｙ Ｊ 、ＩＥＥＥ ＩＥＤＭ Ｃｏｎｆ、。
ｏ１ｙｓｉｌｉｃｏｎ Ｐ −ＮＤｉｏｄｅｓ Ｊ 、
Ｅｌｅｃｔｒｏｃｈｅｍ−Ｓｏｃ、第１２５巻、１６
４８〜１６５１頁、１９７８年（さらにＨ，Ｓ、 ｄｅ
ＧｒａａｆｆおよびＪ、 Ｇ、 ｄｅ Ｇｒｏｏｔ名
の論文ｒ Ｐｏ１ｙｃｒｙｓｔａｌｌｉｎｅ Ｄｅｖｉ
ｃｅｓｉｎ Ｂｉｐｏｌａｒ ＩＣＴｅｃｈｎｏｌｏｇ
ｙ Ｊ 、ＩＥＥＥ ＩＥＤＭ Ｃｏｎｆ、。
Ｄｉｇ、 Ｔｅｃｈ、 Ｐａｐｅｒｓ、 ４６〜４９頁
、１９８０年１２月）。ところで、このようなダイオー
ドをＲＯＭマトリックス素子として用いるには、逆方向
漏洩電流が小さいこと、相互接続体として使用できるよ
うポリシリコン面抵抗値が小さいこと、および適当な順
方向特性をもつことが要求される。しかし、これらの要
求を組合せたものを報告した文献はまだない。
、１９８０年１２月）。ところで、このようなダイオー
ドをＲＯＭマトリックス素子として用いるには、逆方向
漏洩電流が小さいこと、相互接続体として使用できるよ
うポリシリコン面抵抗値が小さいこと、および適当な順
方向特性をもつことが要求される。しかし、これらの要
求を組合せたものを報告した文献はまだない。
本発明は上記特性を有していて、ポリシリコン・ダイオ
ード・マトリックス素子を有する高集積度、高速動作Ｒ
ＯＭを製造することができる。
ード・マトリックス素子を有する高集積度、高速動作Ｒ
ＯＭを製造することができる。
本発明によれば、多結晶シリコンの横方向（ラテラル）
ダイオードによってメモリアレイを形成する。多結晶シ
リコン中に作った横方向ダイオードを用いるため、ＰＮ
接合の面積を小さくすること等により寄生容量を小さく
でき、また少数キャリアの寿命を短かくでき、また自己
整合のコンタクトを作るようにして集積密度を上げるこ
とができる。
ダイオードによってメモリアレイを形成する。多結晶シ
リコン中に作った横方向ダイオードを用いるため、ＰＮ
接合の面積を小さくすること等により寄生容量を小さく
でき、また少数キャリアの寿命を短かくでき、また自己
整合のコンタクトを作るようにして集積密度を上げるこ
とができる。
本発明はマトリックス素子としてポリシリコンＰＮダイ
オードを有するマスク・プログラム可能バイポーラＲＯ
Ｍアレイで実施される。ポリシリコンの面抵抗値が大き
いことに関連する諸問題を解決するために、材料とＲＯ
Ｍマトリックス製造法の新規な組合せがなされる。この
製造法では、シリコン化物層がＰＮ接合領域に対して自
己整合形式で成長され（しかしＰＮ接合領域にはシリコ
ン化物層は成長させない）、それによりポリシリコンの
面抵抗値が大幅に小さくなり、そしてダイオードの順方
向電流対電圧特性の直列抵抗値が大幅に小さくなる。Ｐ
Ｎ接合は、垂直方向というよりはむしろポリシリコン・
ストリップの比１Ｆ９．的広い区域に横方向につくられ
る。材料と素子配置のこの新規な組合わせにより、ポリ
シリコンＰＮ接合形ダイオードをマトリックス素子とし
て用いることが可能になり、そしてさらに、ポリシリコ
ンｌシリコン化物の抵抗値が小さいこと、ポリシリコン
横方向ダイオードのためその少数キャリア寿命が短いこ
と、および、半導体基板に結合する寄生キャパシタンス
が減少することにより、高集積度と高速動作かえられる
。
オードを有するマスク・プログラム可能バイポーラＲＯ
Ｍアレイで実施される。ポリシリコンの面抵抗値が大き
いことに関連する諸問題を解決するために、材料とＲＯ
Ｍマトリックス製造法の新規な組合せがなされる。この
製造法では、シリコン化物層がＰＮ接合領域に対して自
己整合形式で成長され（しかしＰＮ接合領域にはシリコ
ン化物層は成長させない）、それによりポリシリコンの
面抵抗値が大幅に小さくなり、そしてダイオードの順方
向電流対電圧特性の直列抵抗値が大幅に小さくなる。Ｐ
Ｎ接合は、垂直方向というよりはむしろポリシリコン・
ストリップの比１Ｆ９．的広い区域に横方向につくられ
る。材料と素子配置のこの新規な組合わせにより、ポリ
シリコンＰＮ接合形ダイオードをマトリックス素子とし
て用いることが可能になり、そしてさらに、ポリシリコ
ンｌシリコン化物の抵抗値が小さいこと、ポリシリコン
横方向ダイオードのためその少数キャリア寿命が短いこ
と、および、半導体基板に結合する寄生キャパシタンス
が減少することにより、高集積度と高速動作かえられる
。
以下、添付図面を参照して本発明を説明する。
第１図はシリコン基板１ｏと、その上に１．０ミクロン
〜２．０ミクロンの厚さに成長された二酸化シリコン層
１１が示されている。層１１上に、厚さ１５００人〜５
０００ Ａのポリシリコン層１２が付着される。このポ
リシリコン層のより好ましい厚さは約２５００人である
。このポリシリコン層上に厚さ２００人〜ａｏｏｏ Ａ
の二酸化シリコン層１３が成長される。この二酸化シリ
コン層のより好ましい厚さは１５００人である。この二
酸化シリコン層上に厚さ５００人〜１５００ Ａの窒化
シリコン層１４が付着される。この窒化シリコン層のよ
り好ましい厚さは１０００ Ａである。ワード線とポリ
シリコンの横方向ダイオードとのパターンを定めるため
、従来のホトリソグラフィとプラズマエツチングとを、
この窒化シリコン層に実施する。それから第２図に示さ
れているように、窒化シリコン１４によって被覆されて
いない領域で二酸化シリコン１５がａｏｏｏ Ａ〜７０
００ Ａの厚さに成長される。即ち、ポリシリコンが選
択的に二酸化シリコンに変換される。この二酸化シリコ
ン層のより好ましい厚さは５５００ Ａである。
〜２．０ミクロンの厚さに成長された二酸化シリコン層
１１が示されている。層１１上に、厚さ１５００人〜５
０００ Ａのポリシリコン層１２が付着される。このポ
リシリコン層のより好ましい厚さは約２５００人である
。このポリシリコン層上に厚さ２００人〜ａｏｏｏ Ａ
の二酸化シリコン層１３が成長される。この二酸化シリ
コン層のより好ましい厚さは１５００人である。この二
酸化シリコン層上に厚さ５００人〜１５００ Ａの窒化
シリコン層１４が付着される。この窒化シリコン層のよ
り好ましい厚さは１０００ Ａである。ワード線とポリ
シリコンの横方向ダイオードとのパターンを定めるため
、従来のホトリソグラフィとプラズマエツチングとを、
この窒化シリコン層に実施する。それから第２図に示さ
れているように、窒化シリコン１４によって被覆されて
いない領域で二酸化シリコン１５がａｏｏｏ Ａ〜７０
００ Ａの厚さに成長される。即ち、ポリシリコンが選
択的に二酸化シリコンに変換される。この二酸化シリコ
ン層のより好ましい厚さは５５００ Ａである。
窒化シリコン１４が除去され、そして、下にＰＮ接合が
つくられる酸化物パッド１６以外のすべての酸化物１３
を除去するために選択的エツチングが行なわれる。こう
して得られた構造体が第３図に示されている。ポリシリ
コンをパターン化するために選択的酸化を用いた結果、
プラナ−表面が得られる。第４図に示されているように
ホウ素のようなＰ形ドーパントの非選択的注入が行なわ
れ、それにより、すべてのポリシリコン１２がＰ形にな
る。ヒ素のようなＮ形不純物の注入の際のマスクとなる
ホトレジスト３０が第５図に示されている。ここでは酸
化物パッド１６もマスクの一部分を構成している。Ｎ形
不純物の注入に続いてホトレジスト３０を除去した後、
この構造体がアニールされる。こうして得られた構造体
が第６図に示されている。Ｐ彫物質４１とＮ彫物質４０
との間にＰＮ接合４３が存在する。それから白金のよう
な金属が付着され、そして焼結が行なわれて露出したポ
リシリコン上にシリコン化物がつくられる。それから酸
化物層の上に残っている金属が除去され、その結果第７
図に示された構造体が得られる。この構造体は横方向ダ
イオードのアノード領域およびカソード領域と自己整合
形式で接触したポリシリコンｌシリコン化物層６０を有
しており、ポリシリコンはその抵抗値が太いに小さくな
っているのでワード線として用いることが可能となる。
つくられる酸化物パッド１６以外のすべての酸化物１３
を除去するために選択的エツチングが行なわれる。こう
して得られた構造体が第３図に示されている。ポリシリ
コンをパターン化するために選択的酸化を用いた結果、
プラナ−表面が得られる。第４図に示されているように
ホウ素のようなＰ形ドーパントの非選択的注入が行なわ
れ、それにより、すべてのポリシリコン１２がＰ形にな
る。ヒ素のようなＮ形不純物の注入の際のマスクとなる
ホトレジスト３０が第５図に示されている。ここでは酸
化物パッド１６もマスクの一部分を構成している。Ｎ形
不純物の注入に続いてホトレジスト３０を除去した後、
この構造体がアニールされる。こうして得られた構造体
が第６図に示されている。Ｐ彫物質４１とＮ彫物質４０
との間にＰＮ接合４３が存在する。それから白金のよう
な金属が付着され、そして焼結が行なわれて露出したポ
リシリコン上にシリコン化物がつくられる。それから酸
化物層の上に残っている金属が除去され、その結果第７
図に示された構造体が得られる。この構造体は横方向ダ
イオードのアノード領域およびカソード領域と自己整合
形式で接触したポリシリコンｌシリコン化物層６０を有
しており、ポリシリコンはその抵抗値が太いに小さくな
っているのでワード線として用いることが可能となる。
工程の最後の段階では、第８図に示されているように、
例えば二酸化シリコンのような絶縁体の中間層７０をつ
くる。この層を貫通してＰ形物質に達するエツチングが
行なわれ、そしてもし特定のビットパターンが必要なら
ば、アルミニウム等の金属ビット線７１に接続される。
例えば二酸化シリコンのような絶縁体の中間層７０をつ
くる。この層を貫通してＰ形物質に達するエツチングが
行なわれ、そしてもし特定のビットパターンが必要なら
ば、アルミニウム等の金属ビット線７１に接続される。
第９図はこのアレイ構造体の平面図であって、ワード線
６０に対しビット線７１が横断方向に配置されているの
が示されている。ビット線は、絶縁酸化物層にエツチン
グによりあけられた貫通孔を通して、アレイダイオード
のＰ十領域に接続される。
６０に対しビット線７１が横断方向に配置されているの
が示されている。ビット線は、絶縁酸化物層にエツチン
グによりあけられた貫通孔を通して、アレイダイオード
のＰ十領域に接続される。
これらの接続は要求された出力に対するプログラミング
がそれを必要とする時にのみ行なわれる。
がそれを必要とする時にのみ行なわれる。
ポリシリコンを使ってマトリックス素子をつくることは
従来は行なわれなかった。その理由はこの物質の面抵抗
値が大きいためであり、高速動作や高集積度に対しては
大きな面抵抗値は障害となるからである。本発明による
構造体とその製造法によれば、アノードおよびカソード
接触体の自己整合性によってダイオードの基本特性が改
良されるばかりでなく、前記問題点に対する有効な解決
を与えることができる。さらに、この構造体は高集積度
と適合する特性を有しており、そして本製造法はインタ
フェース、復号、その他の周辺回路等のためのショット
キ・ｌ・ランジスタ論理（ＳＴＬ ）、集積化ショット
キ論理（ＩＳＬ）、トランジスタ・トランジスタ論理（
ＴＴＬ）、エミッタ結合論理（ＥＣＬ）、および集積化
注入論理（Ｉ２Ｌ）に対する製造技術と両立する。
従来は行なわれなかった。その理由はこの物質の面抵抗
値が大きいためであり、高速動作や高集積度に対しては
大きな面抵抗値は障害となるからである。本発明による
構造体とその製造法によれば、アノードおよびカソード
接触体の自己整合性によってダイオードの基本特性が改
良されるばかりでなく、前記問題点に対する有効な解決
を与えることができる。さらに、この構造体は高集積度
と適合する特性を有しており、そして本製造法はインタ
フェース、復号、その他の周辺回路等のためのショット
キ・ｌ・ランジスタ論理（ＳＴＬ ）、集積化ショット
キ論理（ＩＳＬ）、トランジスタ・トランジスタ論理（
ＴＴＬ）、エミッタ結合論理（ＥＣＬ）、および集積化
注入論理（Ｉ２Ｌ）に対する製造技術と両立する。
第１図はいくつかの付着層が設けられた最初の状態の構
造体図、第２図はポリシリコンを５ｉｎ２に選択的に変
換した後の構造体図、第３図は窒化物が除去され、そし
てポリシリコン上に酸化物パッドを残すための選択的エ
ツチングが行なわれた後の構造体図、第４図はＰ形物質
を生成する不純物の注入を示す図、第５図はホトレジス
ト・マスクとＮ形物質を生成する不純物の注入を示す図
、第６図はアニーリングの後の構造体の極性図、第７図
は焼結された構造体図、第８図は所定の位置に配置され
た中間レベル５ｉｎ２とこの装置のＰ影領域に結合され
た第２レベル相互接続体とを有する構造体図、そして第
９図はアドレス指定線とアレイ素子のレイアウトを示す
アレイ構造体の平面図である。
造体図、第２図はポリシリコンを５ｉｎ２に選択的に変
換した後の構造体図、第３図は窒化物が除去され、そし
てポリシリコン上に酸化物パッドを残すための選択的エ
ツチングが行なわれた後の構造体図、第４図はＰ形物質
を生成する不純物の注入を示す図、第５図はホトレジス
ト・マスクとＮ形物質を生成する不純物の注入を示す図
、第６図はアニーリングの後の構造体の極性図、第７図
は焼結された構造体図、第８図は所定の位置に配置され
た中間レベル５ｉｎ２とこの装置のＰ影領域に結合され
た第２レベル相互接続体とを有する構造体図、そして第
９図はアドレス指定線とアレイ素子のレイアウトを示す
アレイ構造体の平面図である。
Claims (1)
- （１）シリコン基板上に形成された横型ダイオードであ
つて、次のものを含む： 上記基板上に配置されてＰＮ結合を形成している各々が
第１と第２の導電型である第１と第２の多結晶領域； 上記ＰＮ結合を除いて、各々が上記第１と第２の多結晶
領域内に自己整合して配置されている多結晶シリコン・
シート抵抗低減用メタル・シリサイドの第１と第２の領
域。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US289357 | 1981-08-03 | ||
| US06/289,357 US4516223A (en) | 1981-08-03 | 1981-08-03 | High density bipolar ROM having a lateral PN diode as a matrix element and method of fabrication |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57132330A Division JPS5831569A (ja) | 1981-08-03 | 1982-07-30 | 半導体ｒｏｍアレイおよびその製造法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01138747A true JPH01138747A (ja) | 1989-05-31 |
| JPH06105765B2 JPH06105765B2 (ja) | 1994-12-21 |
Family
ID=23111193
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57132330A Granted JPS5831569A (ja) | 1981-08-03 | 1982-07-30 | 半導体ｒｏｍアレイおよびその製造法 |
| JP63193579A Expired - Lifetime JPH06105765B2 (ja) | 1981-08-03 | 1988-08-04 | 半導体ｒｏｍアレイを作成するプロセス |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57132330A Granted JPS5831569A (ja) | 1981-08-03 | 1982-07-30 | 半導体ｒｏｍアレイおよびその製造法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4516223A (ja) |
| JP (2) | JPS5831569A (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4616404A (en) * | 1984-11-30 | 1986-10-14 | Advanced Micro Devices, Inc. | Method of making improved lateral polysilicon diode by treating plasma etched sidewalls to remove defects |
| US4898838A (en) * | 1985-10-16 | 1990-02-06 | Texas Instruments Incorporated | Method for fabricating a poly emitter logic array |
| US4709253A (en) * | 1986-05-02 | 1987-11-24 | Amp Incorporated | Surface mountable diode |
| US4884238A (en) * | 1988-03-09 | 1989-11-28 | Honeywell Inc. | Read-only memory |
| JPH02185069A (ja) * | 1988-12-02 | 1990-07-19 | Motorola Inc | 高エネルギー阻止能力及び温度補償された阻止電圧を具備する半導体デバイス |
| US5661047A (en) * | 1994-10-05 | 1997-08-26 | United Microelectronics Corporation | Method for forming bipolar ROM device |
| US5905670A (en) * | 1997-05-13 | 1999-05-18 | International Business Machines Corp. | ROM storage cell and method of fabrication |
| DE19734728C1 (de) * | 1997-08-11 | 1999-04-01 | Siemens Ag | Integrierte Schaltungsanordnung mit mindestens zwei unterschiedlich dotierten Gebieten, die elektrisch miteinander verbunden sind, und Verfahren zu deren Herstellung |
| NO973993L (no) * | 1997-09-01 | 1999-03-02 | Opticom As | Leseminne og leseminneinnretninger |
| US6015993A (en) * | 1998-08-31 | 2000-01-18 | International Business Machines Corporation | Semiconductor diode with depleted polysilicon gate structure and method |
| US6429492B1 (en) | 1999-06-23 | 2002-08-06 | Bae Systems Information And Electronic Systems Integration, Inc. | Low-power CMOS device and logic gates/circuits therewith |
| DE19936636A1 (de) | 1999-08-04 | 2001-02-15 | Siemens Ag | Schutzstruktur für eine integrierte Halbleiterschaltung zum Schutz vor elektrostatischer Entladung |
| US6789034B2 (en) * | 2001-04-19 | 2004-09-07 | Onwafer Technologies, Inc. | Data collection methods and apparatus with parasitic correction |
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| JPS5460581A (en) * | 1977-09-30 | 1979-05-16 | Philips Nv | Semiconductor |
| JPS567467A (en) * | 1979-07-02 | 1981-01-26 | Nec Corp | Semiconductor memory device |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE1266353B (de) * | 1964-03-13 | 1968-04-18 | Bbc Brown Boveri & Cie | Matrixfoermige Anordnung von Oxydschichtdioden zur Verwendung als manipulierbarer Festwertspeicher oder Informationsumsetzer |
| US3689900A (en) * | 1970-08-31 | 1972-09-05 | Gen Electric | Photo-coded diode array for read only memory |
| US4420820A (en) * | 1980-12-29 | 1983-12-13 | Signetics Corporation | Programmable read-only memory |
| US4424579A (en) * | 1981-02-23 | 1984-01-03 | Burroughs Corporation | Mask programmable read-only memory stacked above a semiconductor substrate |
-
1981
- 1981-08-03 US US06/289,357 patent/US4516223A/en not_active Expired - Fee Related
-
1982
- 1982-07-30 JP JP57132330A patent/JPS5831569A/ja active Granted
-
1988
- 1988-08-04 JP JP63193579A patent/JPH06105765B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5360587A (en) * | 1976-11-11 | 1978-05-31 | Nec Corp | Production of semiconductor device |
| JPS5460581A (en) * | 1977-09-30 | 1979-05-16 | Philips Nv | Semiconductor |
| JPS567467A (en) * | 1979-07-02 | 1981-01-26 | Nec Corp | Semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5831569A (ja) | 1983-02-24 |
| JPH0436466B2 (ja) | 1992-06-16 |
| US4516223A (en) | 1985-05-07 |
| JPH06105765B2 (ja) | 1994-12-21 |
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