JPH01140302A - プログラマブル・コントローラのｉ／ｏモジュール - Google Patents
プログラマブル・コントローラのｉ／ｏモジュールInfo
- Publication number
- JPH01140302A JPH01140302A JP29898287A JP29898287A JPH01140302A JP H01140302 A JPH01140302 A JP H01140302A JP 29898287 A JP29898287 A JP 29898287A JP 29898287 A JP29898287 A JP 29898287A JP H01140302 A JPH01140302 A JP H01140302A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- input
- output
- gate
- output circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000872 buffer Substances 0.000 description 22
- 238000010586 diagram Methods 0.000 description 2
Landscapes
- Programmable Controllers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ 産業上の利用分野
本発明は、任意の入出力回路を出力回路にら入力回路に
も自由自在にかつ内部論理回路がスムーズに動作するよ
うに切り換えることが可能なプログラマブル・コントロ
ーラのＩ１０モジュールに関するものである。
も自由自在にかつ内部論理回路がスムーズに動作するよ
うに切り換えることが可能なプログラマブル・コントロ
ーラのＩ１０モジュールに関するものである。
Ｂ１発明の概要
本発明は、ユーザーによりプログラミングされた動作シ
ーケンスや機能に従って外部との入出力を行うプログラ
マブル・コントローラのＩ１０モノニールにおいて、 入力回路と出力回路の双方に切り換え可能なゲート回路
と、設定により上記ゲート回路を人ツノ回路または出力
回路に切り換える手段と、上記切り換えろ手段による切
り換え状態を上位論理回路へ報告する手段とを備え、上
位論理回路がゲート回路の設定状態を容易に判別可能に
することにより、入出力回路を自由自在に組み合わせて
構成することができるとともに、上位論理回路がその組
み合わせに対応してスムーズに動作できるようにしたも
のである。
ーケンスや機能に従って外部との入出力を行うプログラ
マブル・コントローラのＩ１０モノニールにおいて、 入力回路と出力回路の双方に切り換え可能なゲート回路
と、設定により上記ゲート回路を人ツノ回路または出力
回路に切り換える手段と、上記切り換えろ手段による切
り換え状態を上位論理回路へ報告する手段とを備え、上
位論理回路がゲート回路の設定状態を容易に判別可能に
することにより、入出力回路を自由自在に組み合わせて
構成することができるとともに、上位論理回路がその組
み合わせに対応してスムーズに動作できるようにしたも
のである。
Ｃ１従来の技術
従来より、制御対象をコントロールするために、ユーザ
ーが手元において任意の動作シーケンスや機能をプログ
ラミングすることができるプログラマブル・コントロー
ラが知られている。プログラマブル・コントローラは、
一般に、制御対象などに対して入出力を行うＩ１０モジ
ュールを備えている。従来のＩ１０モジュールは、出力
モジュールと入力モジュールとを有し、その内部論理回
路はそれぞれ異なった回路構成であった。
ーが手元において任意の動作シーケンスや機能をプログ
ラミングすることができるプログラマブル・コントロー
ラが知られている。プログラマブル・コントローラは、
一般に、制御対象などに対して入出力を行うＩ１０モジ
ュールを備えている。従来のＩ１０モジュールは、出力
モジュールと入力モジュールとを有し、その内部論理回
路はそれぞれ異なった回路構成であった。
Ｄ０発明が解決しようとする問題点
しかしながら、上記従来の技術におけるプログラマブル
・コントローラのＩ１０モジュールでは、入力モジュー
ルと出力モジュールとの回路構成が異なるため、１つの
モジュール内においてその内部回路を入力回路にも出力
回路にも自由自在に設定することは非常に困難であった
。
・コントローラのＩ１０モジュールでは、入力モジュー
ルと出力モジュールとの回路構成が異なるため、１つの
モジュール内においてその内部回路を入力回路にも出力
回路にも自由自在に設定することは非常に困難であった
。
本発明は、上記問題点を解決するために創案されたもの
で、入出力回路を自由自在に組み合わせて構成すること
ができるとともに、上位論理回路かその組み合わせに対
応してスムーズに動作できるようにしたプログラマブル
・コントローラの■１０モジュールを提供することを目
的とする。
で、入出力回路を自由自在に組み合わせて構成すること
ができるとともに、上位論理回路かその組み合わせに対
応してスムーズに動作できるようにしたプログラマブル
・コントローラの■１０モジュールを提供することを目
的とする。
Ｅ１問題点を解決するための手段
上記の目的を達成するための本発明のプログラマブル・
コントローラのＩ１０モジュールの構成は、 入力回路と出力回路の双方に切り換え可能なゲート回路
と、 設定により上記ゲート回路を入力回路または出力回路に
切り換える手段と、 上記切り換える手段による切り換え状態を上位論理回路
へ報告する手段とを備えたことを特徴とする。
コントローラのＩ１０モジュールの構成は、 入力回路と出力回路の双方に切り換え可能なゲート回路
と、 設定により上記ゲート回路を入力回路または出力回路に
切り換える手段と、 上記切り換える手段による切り換え状態を上位論理回路
へ報告する手段とを備えたことを特徴とする。
Ｆ 作用
本発明は、設定により入力回路と出力回路の双方に切り
換え可能なゲート回路を備えて、自由自在な入出力回路
の組み合わせを可能にし、上記の切り換えの状態を上位
論理回路に報告することによって、上位論理回路がゲー
ト回路の設定状態を容易に判別し、その動作をスムーズ
に行うことを可能にする。
換え可能なゲート回路を備えて、自由自在な入出力回路
の組み合わせを可能にし、上記の切り換えの状態を上位
論理回路に報告することによって、上位論理回路がゲー
ト回路の設定状態を容易に判別し、その動作をスムーズ
に行うことを可能にする。
Ｇ、実施例
以下、本発明の実施例を図面に基づいて詳細に説明する
。
。
第１図は本発明の一実施例を示すブロック図である。本
実施例は、上位論理回路としてプロセッサ（以下ＣＰＵ
と記す）ｌを用い、ＣＰＵ１の１１０バス２を通してそ
のＣＰＵＩに接続されるＩ１０モジュールを示している
。このＩ１０モジュールは、Ｉ１０バス２とはレシーバ
３を介して形成される内部バス４により接続される。
実施例は、上位論理回路としてプロセッサ（以下ＣＰＵ
と記す）ｌを用い、ＣＰＵ１の１１０バス２を通してそ
のＣＰＵＩに接続されるＩ１０モジュールを示している
。このＩ１０モジュールは、Ｉ１０バス２とはレシーバ
３を介して形成される内部バス４により接続される。
Ｉ１０モジュールは、ＣＰＵＩからの出力データを内部
バス４から受は取るレジスタ５と、外部と人出力を行う
複数の入出力回路（Ｉｌｏ、〜ｌ１０ｎ）６． ・・
と、外部から入力された人力デ−夕をＣＰＵＩへ内部バ
ス４を通して送出する入力バッファ７と、各入出力回路
６をスイッチ８の設定を受けて入力回路または出力回路
に切り換えるとともに内部バス４と各部のデータ授受を
コントロールするゲートコントロール回路９と、入出力
回路６の切り換え状態をＣＰＵ１へ送出するステータス
入力回路ＩＯなどから成る。
バス４から受は取るレジスタ５と、外部と人出力を行う
複数の入出力回路（Ｉｌｏ、〜ｌ１０ｎ）６． ・・
と、外部から入力された人力デ−夕をＣＰＵＩへ内部バ
ス４を通して送出する入力バッファ７と、各入出力回路
６をスイッチ８の設定を受けて入力回路または出力回路
に切り換えるとともに内部バス４と各部のデータ授受を
コントロールするゲートコントロール回路９と、入出力
回路６の切り換え状態をＣＰＵ１へ送出するステータス
入力回路ＩＯなどから成る。
ゲートコントロール回路９は、内部バス４に接続され、
ＣＰＵＩからの指示により、レジスタ５の書き込み信号
ＷＲと、入力バッファ７の読み出し信号ＲＤと、ステー
タス入力回路１０の読み出し信号ＧＳとを作成するとと
もに、スイッチ８の設定状態により入出力回路６を出力
回路として動作させるための出力ゲート信号ＧＷ、〜Ｇ
Ｗｎと、入力回路として動作させるための入力ゲート信
号Ｇ Ｒ＋〜ＧＲｎを入出力回路６へ送出する。また、
スイッチ８の設定状態は、ゲートコントロール回路９か
らステータス入力回路ＩＯにステータスとして送出され
る。
ＣＰＵＩからの指示により、レジスタ５の書き込み信号
ＷＲと、入力バッファ７の読み出し信号ＲＤと、ステー
タス入力回路１０の読み出し信号ＧＳとを作成するとと
もに、スイッチ８の設定状態により入出力回路６を出力
回路として動作させるための出力ゲート信号ＧＷ、〜Ｇ
Ｗｎと、入力回路として動作させるための入力ゲート信
号Ｇ Ｒ＋〜ＧＲｎを入出力回路６へ送出する。また、
スイッチ８の設定状態は、ゲートコントロール回路９か
らステータス入力回路ＩＯにステータスとして送出され
る。
レジスタ５は、各入出力回路６（Ｉｌｏ、〜ｌ１０ｎ）
対応するアドレス毎に出力データを記憶可能に構成され
、内部バス４に接続されて、ＣＰＵ１から指定される上
記アドレスに、そのときの出力データを書き込み信号Ｗ
Ｒによって書き込む。
対応するアドレス毎に出力データを記憶可能に構成され
、内部バス４に接続されて、ＣＰＵ１から指定される上
記アドレスに、そのときの出力データを書き込み信号Ｗ
Ｒによって書き込む。
入力回路６は、出力用の３ステートバツフア６１と、入
力用の３ステートバツフア６２を備え、３ステートバツ
フア６１の出力側と３ステートバツフア６２の入力側と
は同一のビット番号同士が接続されてコネクタ６３に接
続される。出力用の３ステートバツフア６１の入力側は
レジスタ５の対応するアドレスの出力に接続される。入
力用の３ステートバツフア６２の出力側は、他の入出力
回路６の同一ビット番号と互いに接続されて入力バッフ
ァ７に接続される。３ステートバツフ７６１のゲート入
力には出力ゲート信号Ｇ Ｗ 、〜ＧＷ。
力用の３ステートバツフア６２を備え、３ステートバツ
フア６１の出力側と３ステートバツフア６２の入力側と
は同一のビット番号同士が接続されてコネクタ６３に接
続される。出力用の３ステートバツフア６１の入力側は
レジスタ５の対応するアドレスの出力に接続される。入
力用の３ステートバツフア６２の出力側は、他の入出力
回路６の同一ビット番号と互いに接続されて入力バッフ
ァ７に接続される。３ステートバツフ７６１のゲート入
力には出力ゲート信号Ｇ Ｗ 、〜ＧＷ。
が接続され、３ステートバツフア６２のゲート人力には
人力ゲート信号ＧＲ，〜ＧＷｎが入力される。
人力ゲート信号ＧＲ，〜ＧＷｎが入力される。
各バッファ６１．６２は、これらのゲート信号が入力さ
れたとき、出力側へ入力側の信号に従った出力が可能に
なり、ゲート信号が無いときには出力側がフローティン
グ状態となって、他のバッファ回路の入出力に影響を与
えない。入出力回路６は、さらに外部との入出力を直接
行うための入力回路６４または出力回路６４′のいずれ
かを備える。この入力回路６４または出力回路６４′は
前述のコネクタ６３に嵌合するコネクタ６５を有し、ス
イッチ８の設定に応じて着脱自在に構成するのが好適で
ある。
れたとき、出力側へ入力側の信号に従った出力が可能に
なり、ゲート信号が無いときには出力側がフローティン
グ状態となって、他のバッファ回路の入出力に影響を与
えない。入出力回路６は、さらに外部との入出力を直接
行うための入力回路６４または出力回路６４′のいずれ
かを備える。この入力回路６４または出力回路６４′は
前述のコネクタ６３に嵌合するコネクタ６５を有し、ス
イッチ８の設定に応じて着脱自在に構成するのが好適で
ある。
以上のように構成した実施例の作用を述べる。
まず出力動作では、上位ｃｐｕｔから！１０バス２にて
、本！１０モジュールのレシーバ３を介し、内部バス４
を通ってレジスタ５内の該当するアドレスへ、ゲートコ
ントロール回路９の書き込み信号ＷＲにより、出力デー
タを書き込む。スイッチ８は、Ｉｌｏ、、ｌ１０ｘ、
・ 、Ｉｌｏ、の入出力回路６が入力回路であるか、そ
れとも出力回路であるかを設定するためにあり、例えば
■１０．の出力回路６が出力回路として設定された場合
、ゲートコントロール回路９により、３ステートバツフ
ア６１を出力ゲート信号ＧＲ，で開け、３ステートバッ
ファ６２を入力ゲート信号ＧＲ，で閉める事で、ｌ１０
１の入出力回路６は出力回路として動作する。また、■
１０．の入出力回路６が入力回路として設定された場合
、ゲートコントロール回路９により、３ステートバツフ
ア６１を出力ゲート信号Ｇ Ｗ ｔで閉め、３ステート
バツフア６２を人力ゲート信号でＧＲ，で開ける事で、
Ｉｌｏ。
、本！１０モジュールのレシーバ３を介し、内部バス４
を通ってレジスタ５内の該当するアドレスへ、ゲートコ
ントロール回路９の書き込み信号ＷＲにより、出力デー
タを書き込む。スイッチ８は、Ｉｌｏ、、ｌ１０ｘ、
・ 、Ｉｌｏ、の入出力回路６が入力回路であるか、そ
れとも出力回路であるかを設定するためにあり、例えば
■１０．の出力回路６が出力回路として設定された場合
、ゲートコントロール回路９により、３ステートバツフ
ア６１を出力ゲート信号ＧＲ，で開け、３ステートバッ
ファ６２を入力ゲート信号ＧＲ，で閉める事で、ｌ１０
１の入出力回路６は出力回路として動作する。また、■
１０．の入出力回路６が入力回路として設定された場合
、ゲートコントロール回路９により、３ステートバツフ
ア６１を出力ゲート信号Ｇ Ｗ ｔで閉め、３ステート
バツフア６２を人力ゲート信号でＧＲ，で開ける事で、
Ｉｌｏ。
の入出力回路６は入力回路として動作する。従って、先
に述べた、出力データは、スイッチ８によって設定され
た出力回路のアドレスへ書き込む必要がある。
に述べた、出力データは、スイッチ８によって設定され
た出力回路のアドレスへ書き込む必要がある。
次に、人力動作では、Ｉ１０バス２から該当するアドレ
スの入力データを要求されると、ゲートコントロール回
路９により、そのアドレスの入力ゲート信号ＧＲ，，Ｇ
Ｒ，，・・・、ＧＲｌ、を１つだけ出力して１つの入力
用の３ステートバツフア６２を開け、次に読み出し信号
ＲＤにて入力バッファ７を開ける事で、Ｉ１０バス２上
に入力データを送出する。この場合においてもＣＰＵＩ
は、スイッチ８で設定された入力回路のアドレスに対し
、入力データの要求を発する必要がある。
スの入力データを要求されると、ゲートコントロール回
路９により、そのアドレスの入力ゲート信号ＧＲ，，Ｇ
Ｒ，，・・・、ＧＲｌ、を１つだけ出力して１つの入力
用の３ステートバツフア６２を開け、次に読み出し信号
ＲＤにて入力バッファ７を開ける事で、Ｉ１０バス２上
に入力データを送出する。この場合においてもＣＰＵＩ
は、スイッチ８で設定された入力回路のアドレスに対し
、入力データの要求を発する必要がある。
ステータス入力動作では、ステータス入力回路ＩＯがス
イッチ８の設定状態即ち本Ｉ１０モジュールの入出力状
況（入出力回路ｔ１０＋、 ｌ１０ｆ。
イッチ８の設定状態即ち本Ｉ１０モジュールの入出力状
況（入出力回路ｔ１０＋、 ｌ１０ｆ。
・・・、 ｌ１０ｎが入力回路であるか出力回路であ
るか）を読み出し信号ＧＳにより、レシーバ３． １１
０バス２を介して上位ＣＰＵＩに入力し、これによりＣ
ＰＵ１が該当するアドレスへデータを書き込み、また、
読み込むことを可能にする。
るか）を読み出し信号ＧＳにより、レシーバ３． １１
０バス２を介して上位ＣＰＵＩに入力し、これによりＣ
ＰＵ１が該当するアドレスへデータを書き込み、また、
読み込むことを可能にする。
なお、上記実施例において３ステートバツフア６１．６
２はゲート回路の例であり、スイッチ８゜ゲートコント
ロール回路９はゲート回路を入力回路または出力回路に
切り換える手段の例であり、ステータス入力回路１０が
切り換え状態を上位論理回路へ報告する手段の例である
。これらは上記実施例に限定されるものではなく、その
主旨に沿って種々に応用され、種々の実施態様を取り得
るしのである。
２はゲート回路の例であり、スイッチ８゜ゲートコント
ロール回路９はゲート回路を入力回路または出力回路に
切り換える手段の例であり、ステータス入力回路１０が
切り換え状態を上位論理回路へ報告する手段の例である
。これらは上記実施例に限定されるものではなく、その
主旨に沿って種々に応用され、種々の実施態様を取り得
るしのである。
Ｉ］ 発明の効果
以上の説明で明らかなように、本発明のプログラマブル
・コントローラのＩ１０モジュールによれば、入出力回
路を切り換える手段で入力回路にも出力回路にも切り換
え可能にし、その切り換え状態をＣＰＵなどの上位論理
回路へ入力できるようにしたので、上位論理回路は入出
力回路の設定状況が容易に判別でき、内部論理回路をス
ムーズに動作させることができる。このため、簡単な切
り換えの操作でプログラマブル・コントローラ全体の操
作が極めてスムーズに行えるとともに、入出力回路の組
み合わせが自由自在に行えるという効果が得られる。
・コントローラのＩ１０モジュールによれば、入出力回
路を切り換える手段で入力回路にも出力回路にも切り換
え可能にし、その切り換え状態をＣＰＵなどの上位論理
回路へ入力できるようにしたので、上位論理回路は入出
力回路の設定状況が容易に判別でき、内部論理回路をス
ムーズに動作させることができる。このため、簡単な切
り換えの操作でプログラマブル・コントローラ全体の操
作が極めてスムーズに行えるとともに、入出力回路の組
み合わせが自由自在に行えるという効果が得られる。
第１図は本発明の一実施例を示すブロック図である。
！・・・ＣＰＵ、９・・・ゲートコントロール回路、Ｉ
Ｏ・・・ステータス入力回路、６１．６２・・・３ステ
ートバツフア。
Ｏ・・・ステータス入力回路、６１．６２・・・３ステ
ートバツフア。
Claims (1)
- 【特許請求の範囲】 入力回路と出力回路の双方に切り換え可能なゲート回路
と、 設定により上記ゲート回路を入力回路または出力回路に
切り換える手段と、 上記切り換える手段による切り換え状態を上位論理回路
へ報告する手段とを備えたことを特徴とするプログラマ
ブル・コントローラのＩ／Ｏモジュール。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29898287A JPH01140302A (ja) | 1987-11-27 | 1987-11-27 | プログラマブル・コントローラのｉ／ｏモジュール |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29898287A JPH01140302A (ja) | 1987-11-27 | 1987-11-27 | プログラマブル・コントローラのｉ／ｏモジュール |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01140302A true JPH01140302A (ja) | 1989-06-01 |
Family
ID=17866702
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29898287A Pending JPH01140302A (ja) | 1987-11-27 | 1987-11-27 | プログラマブル・コントローラのｉ／ｏモジュール |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01140302A (ja) |
-
1987
- 1987-11-27 JP JP29898287A patent/JPH01140302A/ja active Pending
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