JPH06243109A - 情報処理装置におけるｄｍａデータ転送方法 - Google Patents

Abstract

(57)【要約】 【目的】 複数の情報処理系のＣＰＵが互いにオーバラ
ップすることなく直接に共有メモリにアクセスし、高速
でデータ転送を行なう。 【構成】 ４個の情報処理系のうちＤＰ１，ＤＰ２のＣ
ＰＵがそれぞれアクセスして書込みと読出しを行なうた
め、要求信号ＲＥＱを出力する。図示しないＤＭＡコン
トローラからＤＭＡサイクルに従ってそれぞれ許可信号
ＡＣＫが入力すると待機信号ＷＡＩＴを解除し、バスゲ
ートを開いて共有メモリとの間で情報処理系から共有の
メモリへ（書込みＷＲ）、又はその逆（読出しＲＤ）に
ＤＭＡデータ転送を行なう。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は情報処理装置における
ＤＭＡデータ転送方法に関し、特に複数のＣＰＵがハン
ドシェイク用メモリを共有し該メモリに記憶されている
データを各ＣＰＵが互に並行して処理する並列処理型の
情報処理装置におけるＤＭＡデータ転送方法に関する。

【０００２】

【従来の技術】ＴＶ画像のリアルタイム処理や天気予報
のための格子型モデルのシミュレーション等の２次元，
３次元モデルの処理、あるいは互いに影響を及ぼし合う
多次元の要因を有するモデルの解析等のように、各方面
で高速演算処理の要求が高まっている。

【０００３】特に、モデルのシミュレーションや解析等
は、精度を上げるために要素や要因の数を増すほど、そ
れに比例して高速性が必要になるので、高速性の要求は
止る限界がなく、１個のＣＰＵではいかにその処理速度
を現在得られる技術の極限まで近づけてもユーザの要求
を満足出来ないのみならず、コストが等比級数的に上っ
てしまう。

【０００４】そのため、コストの割に処理速度の速いＣ
ＰＵを複数個並べて、各ＣＰＵがモデルの全要素を分割
して分担することにより、低コストで有効処理速度を高
めた並列処理型の情報処理装置があった。

【０００５】この場合、１個のＣＰＵが割当てられた領
域の境界線の内側の要素については各ＣＰＵが専有する
メモリ上のデータで処理することが出来るが、境界線上
の要素のデータは互に隣接するＣＰＵと共通であるのみ
ならず、境界線に隣接する他のＣＰＵの領域内の要素の
データがなければ処理出来ないことが多い。

【０００６】そのため、２個のＣＰＵが互いに使用する
共通データを記憶するハンドシェイク用メモリとして、
２方向の入出力端子を有し、どちらかでも書込み及び読
出しが出来るデュアルポートＲＡＭが一般に使用されて
いた。

【０００７】例えば２次元又は３次元格子型モデルであ
れば、１個のＣＰＵの領域は他の４個又は６個のＣＰＵ
の領域と隣接しているから、それだけのデュアルポート
ＲＡＭを必要とし、全モデル系として見れば１個のＣＰ
Ｕ当り２個又は３個のデュアルポートＲＡＭが設けられ
ている。

【０００８】それでも、領域の各境界線の交わるコーナ
の要素は、４個又は８個のＣＰＵの領域に共通な要素で
あるから、デュアルポートＲＡＭでは処理が難かしい。
３方向以上の入出力端子を有するマルチポートＲＡＭ
は、論理的には実現可能であっても、コストの点やＩＣ
のピン数がかなり多くなるため市販されていない。

【０００９】そのため、例えば特開平４−１０４３４７
号公報に示されたように、共通要素のデータを記憶する
ハンドシェイク用メモリをコントロールする上位のＣＰ
Ｕ（又はプロセッサ）を設け、他のＣＰＵはこの上位の
ＣＰＵを介してデータを入出力する提案があった。

【００１０】また、データの入出力を高速で行なうた
め、特開平３−５８１５６号公報に示されたように、複
数のチャンネル回路を設け、各チャンネル回路がそれぞ
れバスラインを介して同時並行的にデータを入出力する
提案もあった。

【００１１】

【発明が解決しようとする課題】しかしながら、前者の
提案は各ＣＰＵが上位のＣＰＵを呼出して間接にメモリ
をアクセスするために操作が複雑になり、データ転送速
度も上げられないため各ＣＰＵの数が多くなるに従って
待機時間が長くなって、目的とする高速処理の効果が減
殺されて了うという問題があった。

【００１２】後者の提案も回路が複雑になり、ハンドシ
ェイク用メモリの入出力ビット数よりもバスラインのビ
ット数が小さく、バスラインがデータ転送速度を落して
いる場合には有効であるが、そうでなければ余り効果が
得られない。

【００１３】したがって、各ＣＰＵが直接にハンドシェ
イク用メモリのアドレスを指定してアクセスし、ＤＭＡ
（ダイレクト・メモリ・アクセス）転送を行なうことが
出来れば、必要とするデータ転送が簡単に高速で出来る
ことになる。しかしながら、その際アクセスがオーバラ
ップしないようにコントロールする必要がある。

【００１４】この発明は上記の点に鑑みてなされたもの
であり、複数の特に３個以上のＣＰＵが互いにオーバラ
ップすることなく直接にハンドシェイク用メモリ上の共
通データにアクセスし、高速でデータ転送が行なえるよ
うにすることを目的とする。

【００１５】

【課題を解決するための手段】この発明は上記の目的を
達成するため、それ自体はアドレスを出力しないＤＭＡ
コントローラと、該ＤＭＡコントローラをセットアップ
するセットアップ手段と、ハンドシェイク用メモリと、
これらを互に接続するＤＭＡバスと、ハンドシェイク用
メモリを共有する互いに独立した複数のＣＰＵと、該各
ＣＰＵとＤＭＡバスとをそれぞれ接続するバスバッファ
及び制御手段とを備えた情報処理装置において、複数の
各ＣＰＵがハンドシェイク用メモリをアクセスする際、
それぞれのＣＰＵがアドレスを出力して、ＤＭＡコント
ローラのＤＭＡサイクルに従ってＤＭＡ転送を行なうよ
うに制御するＤＭＡデータ転送方法である。

【００１６】また、上記のＤＭＡデータ転送方法におい
て、いずれかのＣＰＵからそれに対応する制御手段にメ
モリチップセレクト信号と読出信号又は書込信号が入力
すると、該制御手段がＤＭＡコントローラにＤＭＡリク
エスト信号を出力し、ＤＭＡコントローラからＤＭＡサ
イクルに従った許可信号が入力するまではＣＰＵに待機
信号を出力して待機させ、許可信号が入力するとバスバ
ッファのゲートを開いてＣＰＵから入力するアドレスを
通過させ、ハンドシェイク用メモリをアクセスさせるも
のである。

【００１７】あるいは、上記のＤＭＡデータ転送方法に
おいて、制御手段がＤＭＡリクエスト信号とメモリチッ
プセレクト信号と読出信号又は書込信号とを出力し、Ｄ
ＭＡコントローラはそのＤＭＡリクエスト信号を入力す
るとＤＭＡサイクルに従って許可信号を出力し、該許可
信号によって制御手段が対応するＣＰＵにハンドシェイ
ク用メモリをアクセスさせるものである。

【００１８】さらに、上記いずれかのＤＭＡデータ転送
方法において、セットアップ手段がＤＭＡコントローラ
をセットアップする際、ＤＭＡバスとは独立したセット
アップ用バスを使用するものである。

【００１９】

【作用】上記のような情報処理装置におけるＤＭＡデー
タ転送方法によれば、複数の各ＣＰＵが互に共有するハ
ンドシェイク用メモリをそれぞれアクセスする際に、各
ＣＰＵはハンドシェイク用メモリ上の必要とするデータ
のアドレスを出力し、それぞれのバスバッファ及び制御
手段を介して接続されたＤＭＡバスにより、ＤＭＡコン
トローラが決定するサイクルに従ってＤＭＡ転送を行な
う。

【００２０】したがって、２個以上のＣＰＵが同時にオ
ーバラップしてハンドシェイク用メモリをアクセスする
ことがなく、各ＣＰＵが直接にアクセスしてＤＭＡ転送
を実行するから高速でデータ転送を行なうことが出来
る。

【００２１】また、対応するＣＰＵからメモリチップセ
レクト信号と読出信号又は書込信号が入力した制御手段
は、ＤＭＡコントローラにＤＭＡリクエスト信号を出力
すると共に、ＣＰＵに待機信号を出力して待機させる。
ＤＭＡコントローラは、ＤＭＡリクエスト信号を出力し
ている制御手段を含む系のサイクルになった時に許可信
号を出力する。

【００２２】制御手段は、許可信号に応じてＣＰＵの待
機状態を解除すると共に、バスバッファにデータの流れ
る方向を指示してそのゲートを開かせる。したがって、
ＣＰＵから出力されたアドレスがＤＭＡバスに流れ、ハ
ンドシェイク用メモリがアクセスされてＤＭＡ転送が行
なわれる。

【００２３】あるいは、制御手段がＤＭＡリクエスト信
号とメモリチップセレクト信号と読出信号又は書込信号
とを出力すると共に、ＣＰＵに待機信号を出力して待機
させる。ＤＭＡコントローラは、ＤＭＡリクエスト信号
を出力している制御手段を含む系のサイクルになった時
に許可信号を出力する。

【００２４】該許可信号によって、制御手段は、対応す
るＣＰＵの待機状態を解除すると共に、バスバッファに
データの流れる方向を指示してそのゲートを開かせ、Ｃ
ＰＵはハンドシェイク用メモリをアクセスしてＤＭＡ転
送が行なわれる。

【００２５】さらに、セットアップ手段が、ＤＭＡバス
と独立に設けたセットアップ用バスを使用してＤＭＡコ
ントローラをセットアップすることにより、ＤＭＡ転送
に何等の影響も及ぼすことなくセットアップすることが
出来る。

【００２６】

【実施例】図２は、この発明によるＤＭＡ（ダイレクト
・メモリ・アクセス）データ転送方法を実施する情報処
理装置のＤＭＡデータ転送装置の第１実施例の構成を示
す回路図である。

【００２７】図２に示したＤＭＡデータ転送装置は、セ
ットアップ手段であるＣＰＵ１と、ＤＭＡコントローラ
２と、ハンドシェイク用メモリである共有ＲＡＭ３と、
それぞれＤＭＡバスを構成するＤＭＡコントロールバス
５，ＤＭＡアドレスバス６，ＤＭＡデータバス７と、制
御手段である制御回路１２，２２，３２と、それぞれバ
スバッファ（ＢＢ）を構成するアドレスバスバッファ１
３，２３，３３及びデータバスバッファ１４，２４，３
４とからなっている。

【００２８】図２において、共有ＲＡＭ３を共有するＣ
ＰＵ１０，２０，３０は、それぞれＲＡＭ１１，２１，
３１及び図示しないＲＯＭ，Ｉ／Ｏ等がコントロールバ
ス１５，２５，３５とアドレスバス１６，２６，３６と
データバス１７，２７，３７により接続されて、互いに
独立して動作し得る情報処理系ＤＰ１，ＤＰ２，ＤＰ３
を構成している。

【００２９】これらの情報処理系ＤＰ１〜ＤＰ３が、例
えば画像処理等のプロジェクトを高速で処理するために
領域を分割して分担処理する場合、領域内部については
各ＣＰＵ１０，２０，３０がそれぞれのＲＡＭ１１，２
１，３１上のデータで処理出来るが、境界線付近につい
ては互いに他の情報処理系のデータを必要とする。

【００３０】そのような共通データは共有ＲＡＭ３に記
憶させて置き、処理直前に必要なデータを読出して各Ｒ
ＡＭ１１，２１，３１に転送し、処理した結果は直ちに
共有ＲＡＭ３に書込んでデータを更新することにより、
次のステップに備える。従って、データ転送の頻度は相
当に高く、データ転送速度は全体の処理時間に大きく影
響を与えるるから、ＤＡＭデータ転送が望ましい。

【００３１】それぞれ各情報処理系ＤＰ１〜ＤＰ３の制
御回路１２，２２，３２はコントロールバス１５，２
５，３５とＤＭＡコントロールバス５とを、アドレスバ
スバッファ１３，２３，３３はアドレスバス１６，２
６，３６とＤＡＭアドレスバス６とを、データバスバッ
ファ１４，２４，３４はデータバス１７，２７，３７と
ＤＭＡデータバス７とをそれぞれ接続する位置に設けら
れている。

【００３２】図３は、制御回路１２を例としてコントロ
ール信号等の入出力の一例を示す説明図であり、制御回
路２２，３２の作用も全く同様である。

【００３３】ＣＰＵ１０が共有ＲＡＭ３にアクセスした
い時には、読出し又は書込みを指示する信号ＲＤ／ＷＲ
と共有ＲＡＭ３のうちのチップを選択するメモリチップ
セレクト信号ＣＳＬとを制御回路１２に出力すると共
に、共有ＲＡＭ３の選択されたチップ内のアドレスをア
ドレスバス１６を介してアドレスバスバッファ１３に出
力する。

【００３４】制御回路１２は信号ＲＤ／ＷＲと信号ＣＳ
Ｌとが入力すると、直ちにＣＰＵ１０に待機を指示する
信号ＷＡＩＴを、ＤＭＡコントローラ２にＤＭＡリクエ
スト信号ＲＥＱをそれぞれ出力する。

【００３５】ＤＭＡコントローラ２は、制御回路１２か
ら信号ＲＥＱが入力すると、ＤＭＡコントローラ２の内
部で順にサイクリックに繰返えされているＤＭＡサイク
ルに従って、情報処理系ＤＰ１のサイクルになった時に
許可信号であるアクノーリッジ信号ＡＣＫを制御回路１
２に出力する。

【００３６】制御回路１２は信号ＡＣＫが入力すると、
ＤＭＡコントローラ２に出力していた信号ＲＥＱと、Ｃ
ＰＵ１０に出力していた信号ＷＡＩＴとを解除すると共
に、アドレスバスバッファ１３，データバスバッファ１
４にそれぞれバスゲート信号を出力してゲートを開かせ
る。

【００３７】同時に、制御回路１２は信号ＲＤ／ＷＲを
共通ＲＡＭ３に出力すると共に、その信号ＲＤ／ＷＲの
読出しか書込みかに応じてデータバスバッファ１４にデ
ータの流れる方向を指定する信号ＤＩＲを出力する。

【００３８】このようにして、共通ＲＡＭ３と情報処理
系ＤＰ１のＲＡＭ１１との間でＤＭＡデータ転送が行な
われ、データ転送が終了すればアドレスバスバッファ１
３，データバスバッファ１４のゲートを閉じて、通常の
状態に復帰する。

【００３９】ＤＭＡデータ転送を行なう場合、ＤＭＡコ
ントローラ２には転送方向（ＤＩＲ）と転送データ数
（又は転送データ長）のセットアップが必要であるが、
この実施例では制御回路１２は読出しか書込みかが分っ
ているから、共有メモリ３に信号ＲＤ／ＷＲを出力し、
ＤＭＡコントローラ２にはセットアップ手段であるＣＰ
Ｕ１から転送データ数だけをセットアップすればよい。

【００４０】図１は、情報処理系が４個（ＤＰ１〜ＤＰ
４）あって、共有ＲＡＭ３に対して情報処理系ＤＰ１の
ＣＰＵ１０が書込み、情報処理系ＤＰ２のＣＰＵ２０が
読出しをそれぞれ実行する場合の各信号のレベル状態の
一例を示すタイミング図である。

【００４１】図１に示したように、情報処理系が４個あ
るため、ＤＭＡサイクルはＤＰ１〜ＤＰ４の４チャンネ
ルで１サイクルを形成している。信号ＲＤ／ＷＲは読出
し（ＲＤ）がハイレベル、書込み（ＷＲ）がローレベル
であり、他の信号はハイレベルアクティブの正論理であ
る。

【００４２】信号ＲＤ／ＷＲの交叉斜線を施した部分は
読出し、書込みのいずれでもない部分であり、レベルが
ローでもハイでも差支えない。また、アドレスバス，デ
ータバスはその信号波形の包絡線でそれぞれ示してい
る。

【００４３】情報処理系ＤＰ１について説明すると、Ｃ
ＰＵ１０が信号ＲＤ／ＷＲをローレベルにして書込みを
指示し、図示しない信号ＣＳＬを出力すると、制御回路
１２はＣＰＵ１０に待機信号ＷＡＩＴを、ＤＭＡコント
ローラ２に要求信号ＲＥＱをそれぞれ出力する。

【００４４】その要求信号ＲＥＱに応じて、ＤＭＡコン
トローラ２はＤＭＡサイクルが「１」になった時に許可
信号ＡＣＫを制御回路１２に出力する。制御回路１２は
信号ＡＣＫが入力すると直ちに信号ＲＥＱ，信号ＷＡＩ
Ｔをローレベルに戻すと共に、バスゲート信号を出力し
てアドレスバスバッファ１３，データバスバッファ１４
のゲートを開き、ＣＰＵ１０が出力しているアドレスを
共有ＲＡＭ３に送り出させる。

【００４５】さらに制御回路１２は、データバスバッフ
ァ１４に図示しない信号ＤＩＲを出力する。これによっ
て、ＲＡＭ１１内のデータがデータバス１７，データバ
スバッファ１４，ＤＭＡデータバス７を介して、共通Ｒ
ＡＭ３の所定の位置に高速でＤＭＡデータ転送される。

【００４６】この際、予めＤＭＡコントローラ２にはＣ
ＰＵ１により転送データ数がセットアップされているか
ら、ＤＭＡデータ転送はＤＭＡサイクルの１チャンネル
分の時間を超えることがない。

【００４７】ＤＭＡデータ転送が終了すると、ＣＰＵ１
０はプログラムをＲＡＭ１１に読出すが、これは情報処
理系ＤＰ１内部の問題であって、ＤＭＡバスには無関係
であるから、他の情報処理系ＤＰ２〜ＤＰ４のＤＭＡデ
ータ転送を妨害することはない。

【００４８】情報処理系ＤＰ２については、ＣＰＵ２０
が出力する信号ＲＤ／ＷＲがハイレベルで読取りを指示
する点が異なり、それに応じてデータバスバッファ２４
に出力する図示しない信号ＤＩＲが逆になって、共有Ｒ
ＡＭ３の所定の位置に記憶されているデータが、ＤＭＡ
データバス７，データバスバッファ２４，データバス２
７を介してＲＡＭ２１にＤＭＡデータ転送される以外
は、情報処理系ＤＰ１の場合と同様である。

【００４９】以上説明したように、各情報処理系ＤＰ１
〜ＤＰ４による共有ＲＡＭ３へのアクセスは、ＤＭＡコ
ントローラ２のＤＭＡサイクルに従って整然と行なわれ
るから、同時に２個以上の情報処理系がアクセスする恐
れがない。また、共有ＲＡＭ３と各ＲＡＭ１１，２１…
…４１とのデータ転送は、ＤＭＡデータ転送により極め
て高速で行なわれる。

【００５０】また、情報処理系の数が更に増加したとし
ても、デュアルポートＲＡＭや近い将来に市販されるか
も知れない３入出力以上のマルチポートＲＡＭのような
特殊なＲＡＭを使用する必要がなく、低コストの普通の
ＲＡＭによってハンドシェイク用ＲＡＭを構成すること
が出来る。

【００５１】図４は、情報処理装置のＤＭＡデータ転送
装置の第２実施例の構成を示す回路図であり、第１実施
例（図２）と同一部分には同一符号を付して詳しい説明
は省略する。図４に示した第２実施例が第１実施例と異
なる所は、ＣＰＵ１がＤＭＡコントローラ２をセットア
ップする時に、ＤＭＡバスを使わずに専用のセットアッ
プ用バス８を設けたことである。

【００５２】このように構成したＤＭＡデータ転送装置
を用いて、既に説明したＤＭＡデータ転送方法を実行す
れば、ＣＰＵ１によるＤＭＡコントローラ２のセットア
ップは、ＤＭＡバスと独立して行なうことが出来るか
ら、ＤＭＡデータ転送に要する時間を更に短縮すること
が出来る。従って、共有ＲＡＭ３と各情報処理系のＲＡ
Ｍとの間でデータ転送が頻繁に行なわれる場合に、その
効果が大きい。

【００５３】

【発明の効果】以上説明したように、この発明によるＤ
ＭＡデータ転送方法を用いることにより、複数の特に３
個以上の情報処理系のＣＰＵが互いにオーバラップする
ことなく直接にハンドシェイク用メモリ上の共通データ
にアクセスし、高速でデータ転送を行うことが出来る。

【図面の簡単な説明】

【図１】この発明によるＤＭＡデータ転送方法によっ
て、４個の情報処理系のＣＰＵがハンドシェイク用メモ
リにアクセスして、読出し書込みを行なう場合の信号波
形の一例を示すタイミング図である。

【図２】この発明によるＤＭＡデータ転送方法を実施す
る情報処理装置のＤＭＡデータ転送装置の第１実施例の
構成を示す回路図である。

【図３】図２に示した制御回路におけるコントロール信
号等の入出力の一例を示す説明図である。

【図４】情報処理装置のＤＭＡデータ転送装置の第２実
施例の構成を示す回路図である。

【符号の説明】

１ ＣＰＵ（セットアップ手段） ２ ＤＭＡコントローラ ３ 共有ＲＡＭ（ハンドシェイク用メモリ） ５ ＤＭＡコントロールバス ６ ＤＭＡアドレスバス ７ ＤＭＡデータバス ８ セットアップ用バス １０，２０，３０（各情報処理系の）ＣＰＵ １１，２１，３１ ＲＡＭ １２，２２，３２ 制御回路（制御手段） １３，２３，３３ アドレスバスバッファ １４，２４，３４ データバスバッファ ＤＰ１，ＤＰ２，ＤＰ３ 情報処理系

Claims (4)

【特許請求の範囲】
1. 【請求項１】 それ自体はアドレスを出力しないＤＭＡ
   コントローラと、該ＤＭＡコントローラをセットアップ
   するセットアップ手段と、ハンドシェイク用メモリと、
   これらを互に接続するＤＭＡバスと、前記ハンドシェイ
   ク用メモリを共有する互いに独立した複数のＣＰＵと、
   該各ＣＰＵと前記ＤＭＡバスとをそれぞれ接続するバス
   バッファ及び制御手段とを備えた情報処理装置におい
   て、 前記複数の各ＣＰＵが前記ハンドシェイク用メモリをア
   クセスする際、それぞれのＣＰＵがアドレスを出力し
   て、前記ＤＭＡコントローラのＤＭＡサイクルに従って
   ＤＭＡ転送を行なうように制御することを特徴とするＤ
   ＭＡデータ転送方法。
2. 【請求項２】 請求項１記載の情報処理装置におけるＤ
   ＭＡデータ転送方法において、 前記いずれかのＣＰＵからそれに対応する制御手段にメ
   モリチップセレクト信号と読出信号又は書込信号が入力
   すると、該制御手段が前記ＤＭＡコントローラにＤＭＡ
   リクエスト信号を出力し、前記ＤＭＡコントローラから
   ＤＭＡサイクルに従った許可信号が入力するまでは前記
   ＣＰＵに待機信号を出力して待機させ、前記許可信号が
   入力すると前記バスバッファのゲートを開いて前記ＣＰ
   Ｕから入力するアドレスを通過させ、前記ハンドシェイ
   ク用メモリをアクセスさせることを特徴とするＤＭＡデ
   ータ転送方法。
3. 【請求項３】 請求項１記載の情報処理装置におけるＤ
   ＭＡデータ転送方法において、 前記制御手段が、ＤＭＡリクエスト信号とメモリチップ
   セレクト信号と読出信号又は書込信号とを出力し、 前記ＤＭＡコントローラは、そのＤＭＡリクエスト信号
   を入力するとＤＭＡサイクルに従って許可信号を出力
   し、 該許可信号によって前記制御手段が前記対応するＣＰＵ
   に前記ハンドシェイク用メモリをアクセスさせることを
   特徴とするＤＭＡデータ転送方法。
4. 【請求項４】 請求項１乃至３のいずれか１項記載の情
   報処理装置におけるＤＭＡデータ転送方法において、 前記セットアップ手段が前記ＤＭＡコントローラをセッ
   トアップする際、前記ＤＭＡバスとは独立したセットア
   ップ用バスを使用することを特徴とするＤＭＡデータ転
   送方法。