JPH01140368A

JPH01140368A - サイクリックマルチプロセッサシステム

Info

Publication number: JPH01140368A
Application number: JP62299035A
Authority: JP
Inventors: Haruki Asakawa; 浅川　春樹; Noriaki Akimoto; 穐本　能彬; Koji Abe; 孝司阿部
Original assignee: Tokyo Electric Power Co Inc
Current assignee: Tokyo Electric Power Co Holdings Inc
Priority date: 1987-11-27
Filing date: 1987-11-27
Publication date: 1989-06-01
Also published as: JPH0542026B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（１）発明の目的［産業上の利用分野］本発明は、サイクリックマルチプロセッサシステムに関
し、特に複数のプロセ・ンサを記憶装置に対し所定順序
て周期的に接続してなるサイクリックマルチプロセッサ
システムに関するものである。

［従来の技術］従来この種のマルチプロセッサシステムにおいては、（
ｉ）複数のプロセッサのうちの１つか他のプロセッサに
対し親機として機部し他のプロセッサから送出された接
続要求の優先度を判断して記憶装とに対し順次接続せし
めるが、あるいは（ｉｉ）複数のプロセッサのそれぞれ
から送出された接続要求の到来順序にしたかって記憶装
置に対し複数のプロセッサを順次接続せしめるものか提
案されていた。

［解決すべき問題点］しかしながら従来のマルチプロセッサシステムでは、（
ｉ）複数のプロセ・ンサのうちの１つが親機として機能
する場合にあっては、その親機として機能するプロセッ
サが故障するのみで複数のプロセッサをもはや記憶装置
に対して接続できなくなる欠点かあり、またその親機と
して機能するプロセッサを制御するためのプログラムが
複雑化する欠点かあり、加えて（ｉｉ）複数のプロセッ
サをそれぞれから送出された接続要求の到来順序にした
かって記憶装置に対し接続する場合にあっては。

接続要求の到来順序によって記憶装置への接続順序か変
更される欠点があり、また接続要求の到来が集中したと
きプロセッサが長期間にわたり待機せしめられ記憶装置
への迅速な接続かできなくなる欠点があった。

そこで本発明は、これらの欠点を除去すべく、複数のプ
ロセッサを記憶装置に対しタイマ装置によって所定順序
で周期的に接続してなるサイクリックマルチプロセッサ
システムを提供せんとするものである。

（２）発明の構成［問題点の解決手段］本発明によって提供される問題点の解決１手段は、「（ａ）複数のプロセッサと、（ｂ）前記複数のプロセッサに対してそれぞれ割り当て
られた複数の記憶領域を包有する記憶装置と。

（ｃ）前記複数プロセッサを前記記憶装置に対し所定順
序で周期的に接続するタイマ装置とを備えてなることを特徴とするサイクリックマルチプロ
セッサシステム」である。

［作用］本発明にかかるサイクリックマルチプロセッサシステム
は、複数のプロセッサをタイマ装置により記憶装置に対
して所定順序で周期的に接続する作用をなしており、ひ
いては複数のプロセッサのいくつかが故障により他の正
常なプロセッサと記憶装置との間の接続が影響されるこ
とを回避する作用をなし、併せて記憶装置に対する複数
のプロセッサの接続を制御するための特別のプログラム
を除去する作用をなし、加えて所定順序で周期的にプロ
セッサを記憶装置に対して迅速かつ確実に接続し長期間
の待機を除去する作用をなす。

［実施例］次に本発明について、添付図面を参照しつつ具体的に説
明する。

第１図は、本発明にかかるサイクリックマルチプロセッ
サシステムの一実施例を示すブロック回路ＦＡである。

第２図は、第１図実施例の動作を説明するための動作説
明図である。

まず本発明にかかるサイクリックマルチプロセッサシス
テムの一実施例について、その構成を説明する。

艮は、本発明のサイクリックマルチプロセッサシステム
で、たとえばｎ個の記憶領域１２．．１２２゜・・・、
１２ｎを有する記憶装置１２と、記憶装置１２に対しハ
ス！６を介して接続されておりその記憶領域１２、．１
２２．・・・、１２７に対応するｎ個のプロセッサ１４
、．１４．、φ・・、１４ｏと、プロセッサ１４．．１
４．、−−−。

１４ｎに対しバス２０およびストローブ線２２を介して
接続されたタイマ装２１１８とを包有している（ｎ：２
以上の自然数）。記憶装置１２は、ＩＣメモリなどの適
宜の容量と適宜の書込速度および読出速度とを有する所
望のメモリで形成すればよい。

プロセッサ＋４．は、入出力端かハス１６に対して接続
された中央演算装置１４□１と、中央演算装置１４１１
に出力端が接続された割込コントローラユニット１４１
□と、割込コントローラユニット１４，２の入力端に対
して出力端が接続されており一方の入力端かストローブ
線２２に接続された反転ナンド回路１４．３と、出力端
か反転ナンド回路１４，３の他方の入力端に対し直接に
接続されており入力端かバス２０に対して接続されたア
ドレスデコーダ１４．４とを包有している。

プロセッサ１４゜は、入出力端かハスＩ６に対して接続
された中央演算装置１４２１と、中央演算装置１４□、
に出力端か接続された割込コントローラユニット１４２
２と１割込コントローラユニットＩ４□２の入力端に対
して出力端か接続されており一方の入力端がストローブ
線２２に接続された反転ナンド回路１４□３と、出力端
が反転ナンド回路１４□３の他方の入力端に対し直接に
接続されており入力端がハス２０に対して接続されたア
ドレスデコーダ１４□４とを包有している。

プロセッサ１４ｎは、入出力端かハス１６に対して接続
された中央演算袋Ｗ！１１４．．と、中央演算装置＋４
．、、に出力端が接続された割込コントローラユニット
１４．．２と１割込コントローラユニット１４ｏ２の入
力端に対して出力端か接続されており一方の入力端かス
トローブ線２２に接続された反転ナンド回路１４．、と
、出力端か反転ナンド回路ｔｎｎ、の他方の入力端に対
し直接に接続されており入力端かハス２０に対して接続
されたアドレスデコーダ１４ｎ４とを包有している。

更に本発明にかかるサイクリックマルチプロセッサシス
テムの一実施例について、その作用を詳細に説明する。

タイマ装置１８がバス２０に対して出力するアドレス信
号Ｓの内容が、プロセッサ１／Ｉ、のアドレスＡ、　（
たとえば二進数表現で“００１”）となると、タイマ装
置１８がハス２０に対して出力するストローブ信号ＳＴ
は、高レベルすなわち“１″から低レベルすなわち“θ
″となる。

これによりプロセッサ１４．は、以下のとおり動作する
。

すなわちタイマ装置１８の出力するアドレス信号Ｓの内
容かプロセッサ１４１のアドレス“Ａ、′に一致してい
るのて、アドレスデコーダ１４，４の出力か高レベルす
なわち“ｌ”から低レベルすなわち“０”となる。その
ため反転ナンド回路１４１３は、その出力が高レベルす
なわち“ｌ”から低レベルすなわち０”に変更される。

その結果、割込コントローラユニット１４１□から割込
信号か中央演算装置１４，１に与えられ、中央演算袋ｆ
ｉｔ４＋＋がハス１６を介して記憶装置１２に対して接
続される。中央演算装置１４７．は、記憶装置？７１２
の記憶領域１２．に対して新たなデータを書き込みその
保持データを更新し、かつ記憶装置１２の記憶領域１２
．．１２□、・・・、１２ｏから自己に必要なデータな
読み出す。

またプロセッサ１４□、・・・、　１４ｎは、以下のと
おり動作する。

すなわちタイマ装′ｊ！１１８の出力するアドレス信号
Ｓの内容がプロセッサＩ４２．・・・、１４ｎのアドレ
ス“Ａ２”、・・・、“＾ｎ′に一致していないのて、
アドレスデコーダ１４□４．・・・、１４ｎ４はその出
力か全て高レベルすなわち“ｌ”に維持されている。

したがってストローブ信号ＳＴか高レベルすなわち“ｌ
”から低レベルすなわち“０”に変化しても、反転ナン
ド回路１４２ｚ、・・・、　１４ｎ：＋の出力は高レベ
ルすなわち”１″に維持されたままである。このため割
込コントローラユニット１４２２．・・・、ｌＩｎ２は
中央演算装置１４□１．・・・、　１４ｎ、に対して割
込信号をＩｉ−えず、中央演算袋ｆｆｌ＋４ｇ、、−−
−，＋４．、がハス１６に接続されない。このためプロ
セッサ１４□、・・・。

１／Ｉｎは、自己の演算動作を続行する。

プロセッサ＋４．に対して割り当てられた時間が経過す
ると、タイマ装Ｗ！Ｉ１８から出力されたアドレス信号
Ｓの内容が、除去すなわちプロセッサ１４゜のアドレス
Ａ１から“Ｏ”　（たとえば二進数表現で“ＯＯＯ″；
以下同様）とされ、かつストローブ信号ＳＴか低レベル
すなわち“０”から高レベルすなわち“１″とされる。

これによりプロセッサ１４１は、以下のとおり動作する
。

すなわちタイマ装２１１８の出力するアドレス信号Ｓの
内容かプロセッサ１４．のアドレス“ＡＩ′に一致して
いないので、アドレスデコーダ１４１４の出力か低レベ
ルすなわち“Ｏ”から高レベルすなわち“ｌ”となる。

そのため反転ナンド回路１４１３は、その出力が低レベ
ルすなわち“０”から高レベルすなわち“１”に変更さ
れる。

その結果、割込コントローラユニット１４．２から中央
演算装７１１４　ＩＩに与えられている割込信号が除去
され、中央演算装置１４＋　ｒのバス１６に対する接続
か遮断される。

プロセッサ１４＋は、これにより記憶装置１２に対する
接続か遮断され、自己の演算作業を開始する。

またプロセッサ１４□、・・・、１４ｎは、以下のとお
り動作する。

すなわちタイマ装置１８の出力するアドレス信号Ｓの内
容か“０”　（たとえば二進数表現て“０００″；以下
同様）となりプロセッサ１４２゜・・・、１４ｎのアド
レス“Ａ２′、・・・、“Ａ、”に依然として一致して
いないので、アドレスデコーダ１４２４゜・・・、１４
、の出力が全て高レベルすなわち“ｌ”に維持されてい
る。したかってストローブ信号ＳＴが低レベルすなわち
“０″から高レベルすなわち“ｌ”に変化しても、反転
ナンド回路１４ｚ：＋、・・・。

１４ｎ３の出力は高レベルすなわち“ｌ”に維持された
ままである。このため割込コントローラユニツＮ４ｚｔ
、・・・、　１４．、、は中央演算装ｆｉｔ’ｂ＋、・
・・、１４ｎ。

に対して割込信号を与えず、中央演算装置１４□、。

・・・、＋４ｎ、かバス１６に接続されない。このため
プロセッサ１４２．・・・、１４ｎは、自己の演算動作
を続行する。

タイマ装Ｆａ１８かハス２０に対して出力するアドレス
信号Ｓの内容が、プロセッサ１４□のアドレスＡ２　（
たとえば二進数表現で“０１０”）となると、タイマ装
置１８かバス２０に対して出力するストローブ信号ＳＴ
は、高レベルすなわちｌ”から低レベルすなわち“０”
となる。

これによりプロセッサ１４□は、以下のとおり動作する
。

すなわちタイマ装２１１８の出力するアドレス信号Ｓの
内容かプロセッサ１４□のアドレス“Ａ２９１に一致し
ているので、アドレスデコーダ１４２４の出力が高レベ
ルすなわちｌ″から低レベルすなわち“０”となる。そ
のため反転ナンド回路１４２３は、その出力が高レベル
すなわち“ｌ”から低レベルすなわち“０″に変更され
る。

その結果１割込コントローラユニット１４２２から割込
信号が中央演算装置１４２．に与えられ、中央演算装置
１４□１がハス１６を介して記憶装置１２に対して接続
される。中央演算装置１４２１は、記憶装置１２の記憶
領域１２２に対して新たなデータを書き込みその保持デ
ータを更新し、かつ記憶装置１２の記憶領域１２．．１
２□、・・・、１２ｎから自己に必要なデータを読み出
す。

またプロセッサ１４１，１４：ｌ、・・・、＋４、は、
以下のとおり動作する（プロセッサ１４：ｌは１図示さ
れていない）。

すなわちタイマ装置１８の出力するアドレス信号Ｓの内
容がプロセッサ１４＋、１４．３．・・・、１４ｏのア
ドレス“Ａ□”＋　　”Ａｌｌ”　ｌ・・・　＆１Ａ１
１”に一致していないので、アドレスデコーダ１４１４
，１４３４．・・・、１４ｎ４はその出力が全て高レベ
ルすなわち“１”に維持されている（アドレスデコーダ
１４３４は、図示されていない）。したがってストロー
ブ信号ＳＴか高レベルすなわち“１″から低レベルすな
わち“０”に変化しても、反転ナンド回路１４＋：＋、
１’ｂ＊、””、１４ｎ＋の出力は高レベルすなわち“
ｌ”に維持されたままである（反転ナンド回路１４３３
は、図示されいない）。このため割込コントローラユニ
ット１４□。

＋４．２．−−−．１４ｎ２は中央演算装置１４．、．
１４．、、、、、。

１４ｏ、に対して割込信号を与えず、中央演算装置１４
□、１４゜、・・・、　１４ｏｌがハス１６に接続され
ない（割込コントローラユニット１４．□および中央演
算装置！３．は、図示されていない）。このためプロセ
ッサ１４．．１４．、・・・、１４ｎは、自己の演算動
作を続行する。

プロセ・ンサ１４□に対して割り当てられた時間か経過
すると、タイマ装置１８から出力されたアドレス信号Ｓ
の内容が、除去すなわちプロセッサ１４２のアドレスＡ
２から“０”　（すなわち二進数表現でＯＯＯ”）とさ
れ、かつストローブ信号ＳＴが低レベルすなわち“０″
から高レベルすなわち“１″とされる。

これによりプロセッサ１４２は、以下のとおり動作する
。

すなわちタイマ装置１８の出力するアドレス信号Ｓの内
容がプロセッサ１４□のアドレス“Ａ２”に−致してい
ないので、アドレスデコーダ１４□４の出力か低レベル
すなわち“０″から高レベルすなわち“ｌ”となるので
、反転ナンド回路１４２３はその出力か低レベルすなわ
ち“０”から高レベルすなわち“ｌ”に変更される。

その結果１割込コントローラユニット１４□２から中央
演算装置１４２Ｉにダーえられている割込信号か除去さ
れ、中央演算装置Ｉ４２１のハス１６に対する接続か１
！断される。

プロセッサ１４□は、これにより記憶装置１２に対する
接続か遮断され、自己の演算作業を開始する。

またプロセッサ１４１．１４ｚ、・・・、１４ｎは、以
下のとおり動作する。

すなわちタイマ装置１８の出力するアドレス信号Ｓの内
容か“０”　（すなわち二進数表現で“０００”）とな
りプロセッサ１４１．１４：１．−−−．１４ｎのアド
レス“ＡＩ”＋　　Ａ３”、・・・、Ａｎ”に依然とし
て一致していないので、アドレスデコーダ１４．４゜１
４：１４．・・・、１４□の出力が全て高レベルすなわ
ち“ｌ”に維持されている。したがってストローブ信号
ＳＴか低レベルすなわち“０”から高レベルすなわち“
ｌ”に変化しても、反転ナンド回路＋４１３゜＋４３：
ｌ、・・・、１４ｏ、の出力は高レベルすなわち“１″
に維持されたままである。このため割込コントローラユ
ニット１４．□、１４３２１・・・、１４ｎ、は中央演
算装置１４□、１４３．、・・・、１４ｎ、に対して割
込信号を与えず、中央演算装置１４＋＋、１’ｂ＋、・
・・、１４ｎ、かバス１６に接続されない。このためプ
ロセッサ１４．　＋４３．・・・。

１４ｎは、自己の演算動作を続行する。

タイマ装置１８かバス２０に対して出力するアドレス信
号Ｓの内容が、プロセッサ１４３．・・・、Ｊ４．。、
）のアドレス“八、”、・・・、°゛Ａい−１１”とな
るにつれ、上述と同様の動作か反復される（プロセッサ
１’１（ｎ−１）は１図示されていない）。

タイマ装置１８がバス２０に対して出力するアドレス信
号Ｓの内容が、プロセッサ１４ｎのアドレスＡ。

（たとえば二進数表現で“１１１”）となると、タイマ
装置１Ｂがバス２０に対して出力するストローブ信号Ｓ
Ｔは、高レベルすなわち“１″から低レベルすなわち“
ＯＮとなる。

これによりプロセッサ＋４．は、以下のとおり動作する
。

すなわちタイマ装置１８の出力するアドレス信号Ｓの内
容がプロセッサ１４．のアドレス″Ａ、、′に一致して
いるので、アドレスデコーダ１４ｎ４の出力か高レベル
すなわち“１″から低レベルすなわち“０”となるので
、反転テン１−回路１４ｎ３はその出力か高レベルすな
わち“ｌ”から低レベルすなわち“０”に変更される。

その結果、割込コントローラユニット１４ｎ２から割込
信号が中央演算袋ｍ１４．．に与えられ、中央演算装置
１４□１がハス１６を介して記憶装置１２に対して接続
される。中央演算装置１４□は、記憶装置１２の記憶領
域１２ｎに対して新たなデータを書き込みその保持デー
タを更新し、かつ記憶装置１２の記憶領域１２．．１２
２．・・・、１２．から自己に必要なデータを読み出す
。

またプロセッサ１４１．・・・、１４（ｎ−１＞は、以
下のとおり動作する。

すなわちタイマ装置１８の出力するアドレス信号Ｓの内
容がプロセッサ１４□、・・・、１４ｏのアドレス“八
２′、・・・ｇ”Ａｎ−１″に一致してし）なし）ので
。

アドレスデコーダ１４１４．・・・＋１４ｔｎ−＋＋ｎ
はその出力が全て高レベルすなわち“ｌ”に維持されて
いる（アドレスデコーダ１４（ｎ−１１４は、図示され
ていない）。したがってストローブ信号ＳＴが高レベル
すなわち“ｌ”から低レベルすなわち“Ｏ”に変化して
も、反転ナンド回路１４１３−・・・、１４（ｎ−Ｉ＞
＊の出力は高レベルすなわち“１″に維持されたままで
ある（反転ナンド回路１４（ｎ−１＞３は、図示されて
いない）。このため割込コントローラユニット１４１２
１　・・・＊　１４　（ｎ−１）　２　Ｃ；Ｌ中央演算
装置ｔ　１４ｔ　ｒ　＋　”・。

１４（ｎ−＋＞＋に対して割込信号を与えず、中央演算
装置１４＋＋、・・・＋１４ｔｎ−ｕｔがバス１６に接
続されない（′！３込コシコントローラユニット１４−
１．２および中央演算装置１４（ｒ、−＋＞ｔは、図示
されていない）。このためプロセッサ１４１．・・・、
１４（。−１，は、自己の演算動作を続行する。

プロセッサ１４ｎに対して割り当てられた時間が経過す
ると、タイマ装２２ｔａから出力されたアドレス信号Ｓ
の内容が、除去すなわちプロセッサ１４ｎのアドレスＡ
ｎから０”　（すなわち二進数表現で“０００″）とさ
れ、かつストローブ信号ＳＴが低レベルすなわち“０″
から高レベルすなわち“ｌ”とされる。

これによりプロセッサ１４ｎは、以下のとおり動作する
。

すなわちタイマ装置１８の出力するアドレス信号Ｓの内
容がプロセッサ１４ｎのアドレス“八〇”に−致してい
ないので、アドレスデコーダ＋４ｎ、の出力か低レベル
すなわち“０″から高レベルすなわち“ｌ”となるので
、反転ナンド回路１４ｎユはその出力か低レベルすなわ
ち“０”から高レベルすなわち“１″に変更される。

その結果、割込コントローラユニット１４ｎ２から中央
演算袋２２１４ｏ、に与えられている割込信号が除去さ
れ、中央演算装置１４ｎ、のハス１６に対する接続が遮
断される。

プロセッサ１４ｎは、これにより記憶装置！２に対する
接続か遮断され、自己の演算作業を開始する。

またプロセッサ１４１．・・・、１４い−１）は、以■
のとおり動作する。

すなわちタイマ装置１８の出力するアドレス信号Ｓの内
容が“０”　（すなわち二進数表現で“０００”）とな
りプロセッサ１４＋、”・、１４ｔｎ−ｔ＞のアドレス
“Ａ、′、・・・、“Ａｎ−１”に依然として一致して
いないので、アドレスデコーダ１４１４゜・・・、１４
（１１−１）４の出力が全て高レベルすなわち“１”に
維持されている。したかってストローブ信号ＳＴか低レ
ベルすなわち“０”から高レベルすなわち“ｌ”に変化
しても、反転ナンド回路１４１：ｌ−・・・。

１４（。−１１３の出力は高レベルすなわち“ｌ”に維
持されたままである。このため割込コントローラユニウ
ド１４１２．・・・＋１４（ｎ−１）２は中央演算袋’
ｆ！１１４　ｒ　Ｉ。

・・・、１４＋ｎ−ｎ５に対して割込信号を与えず、中
央演算装置１４＋＋、・・・、１４（。−０，１がバス
１６に接続されない。このためプロセッサ１４．、・・
・、１４□、は、自己の演算動作を続行する。

以］二によりプロセッサ＋４＋、１４□、・・・、１４
．と記憶装置１２との間の接続が１サイクル終了し、次
のすイクルとなる。これにより再度、タイマ装置１８か
ら出力されたアドレス信号Ｓの内容がプロセッサ１４、
のアドレス“Ａ、　′とされ、以下上述と同一の動作か
反復される。

なおプロセッサ１４．．１４□、・・・、１４ｏに対し
てそれぞれ割当てられた時間は、各サイクル間で一定で
あってもよく、また所望により各サイクル間で変化せし
めてもよい。換言すれば、タイマ装置１Ｂによる記憶装
ａ１２へのプロセッサ１４．．１４．、・・・、１４ｎ
の接続は、周期的であればよいが、特に一定周期であれ
ば好ましい。

（３）発明の効果上述より明らかなように本発明にかかるサイクリックマ
ルチプロセッサシステムは。

（ａ）複数のプロセッサと。

（ｂ）前記複数のプロセッサに対してそれぞれ割り当て
られた複数の記憶領域を包有する記憶装置と。

（ｃ）前記複数のプロセッサを前記記憶装置に対し所定
順序で周期的に接続するタイマ装置とを備えてなるので、（ｉ）複数のプロセッサのいくつかが故匁しても、他の
正常なプロセッサと記憶装置との間の接続がそれに影響されることなく実行できる効果を有し、併せて（ｉｉ）記憶装置に対する複数のプロセッサの接続を制
御するための特別のブロクラムを除去できる効果を有し、加えて（ｉｉｉ）所定順序で周期的に全てのプロセッサを記憶
装置に対して接続できる効果ひいては（ｉｖ）所定期間内に全てのプロセッサを記憶装置に対
して所定順序で迅速かつ確実に達成でき、長期間の待機を除去できる効果を有する。

【図面の簡単な説明】

第１図は本発明のサイクリックマルチプロセッサシステ
ムの一実施例を示すブロック回路図、第２図は第１図実
施例の動作を説明するための動作説明図である。１ト・・・・・・・・・・・・・・・・・・・・・サイ
クリックマルチプロセッサシステム１２・・・・・・・・・・・・・・・・・・・・・・記
憶装置１２１．１２．、・・・、１２．・・・・・・記
憶領域１４、．１４□、・・・、１４ｏ・・・・・・・
・プロセッサ＋４＋＋、１４□８．・・・、１４１・・
・・中央演算装置１４＋ａ、１４２２．・・・、１４ｎ
２”・・割込コントローラ１４゜、１４ｔｚ＊・・・、
１４゜・・・・反転ナンド回路ユニット

Claims

【特許請求の範囲】

（１）（ａ）複数のプロセッサと、（ｂ）前記複数のプロセッサに対してそれぞれ割り当て
られた複数の記憶領域を包有する記憶装置と、（ｃ）前記複数のプロセッサを前記記憶装置に対し所定
順序で周期的に接続するタイマ装置とを備えてなることを特徴とするサイクリックマルチプロ
セッサシステム。
（２）記憶装置が、ＩＣメモリでなることを特徴とする
特許請求の範囲第（１）項記載のサイクリックマルチプ
ロセッサシステム。