JPH03220683A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
- Publication number
- JPH03220683A JPH03220683A JP2017496A JP1749690A JPH03220683A JP H03220683 A JPH03220683 A JP H03220683A JP 2017496 A JP2017496 A JP 2017496A JP 1749690 A JP1749690 A JP 1749690A JP H03220683 A JPH03220683 A JP H03220683A
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- JP
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- data
- bus
- memory
- data processing
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、複数のデータ処理部を有するマイクロコン
ピュータに関するものである。
ピュータに関するものである。
第２図は従来の複数のデータ処理部を有するマイクロコ
ンピュータの構成を示すブロック図であり、図において
、ｌはＣＰＵ、２はＣＰＵＩのプログラムカウンタに接
続された第１のアドレスバス、３はＣＰＵＩの入出力部
に接続された第１のデータバス、４ａは第１のメモリ、
４ｎは第ｎのメモリ、５ａは第１のデータポインタ、５
ｎは第ｎのデータポインタ、６ａは第１のデータ処理部
、６ｎは第ｎのデータ処理部、９ａは上記アドレスバス
２と上記第１のデータポインタ５ａとの出力を選択し、
上記第１のメモリ４ａのアドレス入力に伝達する、第１
のゲート回路、９ｎは上記アドレスバス２と上記第ｎの
データポインタ５ｎとの出力を選択し、上記第ｎのメモ
リ４ｎのアドレス入力に伝達する第ｎのゲート回路、１
０ａは上記第１のメモリ４ａのデータ人出力を上記第１
のデータバス３と上記第１のデータ処理部６の入出力と
に選択し伝達する第１のゲート回路、Ｉｏｎは上記第ｎ
のメモリ４ｎのデータ入出力を上記第１のデータバス３
と上記第ｎのデータ処理部６ｎの入出力とに選択し伝達
する第ｎのゲート回路、１１ａは第１のデータ処理部６
ａが第１のデータポインタ５ａを制御する第１の制御信
号線、ｌｌｎは第ｎのデータ処理部６ｎが第ｎのデータ
ポインタ５ｎを制御する第ｎの信号線である。
ンピュータの構成を示すブロック図であり、図において
、ｌはＣＰＵ、２はＣＰＵＩのプログラムカウンタに接
続された第１のアドレスバス、３はＣＰＵＩの入出力部
に接続された第１のデータバス、４ａは第１のメモリ、
４ｎは第ｎのメモリ、５ａは第１のデータポインタ、５
ｎは第ｎのデータポインタ、６ａは第１のデータ処理部
、６ｎは第ｎのデータ処理部、９ａは上記アドレスバス
２と上記第１のデータポインタ５ａとの出力を選択し、
上記第１のメモリ４ａのアドレス入力に伝達する、第１
のゲート回路、９ｎは上記アドレスバス２と上記第ｎの
データポインタ５ｎとの出力を選択し、上記第ｎのメモ
リ４ｎのアドレス入力に伝達する第ｎのゲート回路、１
０ａは上記第１のメモリ４ａのデータ人出力を上記第１
のデータバス３と上記第１のデータ処理部６の入出力と
に選択し伝達する第１のゲート回路、Ｉｏｎは上記第ｎ
のメモリ４ｎのデータ入出力を上記第１のデータバス３
と上記第ｎのデータ処理部６ｎの入出力とに選択し伝達
する第ｎのゲート回路、１１ａは第１のデータ処理部６
ａが第１のデータポインタ５ａを制御する第１の制御信
号線、ｌｌｎは第ｎのデータ処理部６ｎが第ｎのデータ
ポインタ５ｎを制御する第ｎの信号線である。
次に動作について説明する。
ＣＰＵＩは第１のアドレスバス２により第１のメモリの
ある番地を指定し、第１のデータバス３にデータを出力
し第１のメモリ４ａに書き込む。
ある番地を指定し、第１のデータバス３にデータを出力
し第１のメモリ４ａに書き込む。
この時ゲート回路９ａ及び１０ａはそれぞれアドレスバ
ス２及びデータバス３が選択されているものとする。同
様に第２以降第ｎのメモリ４ｎに書き込みを行う。次に
ゲート回路９ａ及び１０ａがそれぞれデータポインタ５
ａ及びデータ処理部６ａを選択すると、第１のデータ処
理部６ａは第１の制御線１１ａによって第１のデータポ
インタ５ａを制御し、第１のメモリ４ａをアクセスし、
データ処理を行う。同様に第２以降第ｎのデータ処理部
６ｎもそれぞれ個別にデータ処理を行う。
ス２及びデータバス３が選択されているものとする。同
様に第２以降第ｎのメモリ４ｎに書き込みを行う。次に
ゲート回路９ａ及び１０ａがそれぞれデータポインタ５
ａ及びデータ処理部６ａを選択すると、第１のデータ処
理部６ａは第１の制御線１１ａによって第１のデータポ
インタ５ａを制御し、第１のメモリ４ａをアクセスし、
データ処理を行う。同様に第２以降第ｎのデータ処理部
６ｎもそれぞれ個別にデータ処理を行う。
従来のマイクロコンピュータは以上のように構成されて
いるので、データ処理部の数だけゲート回路を必要とし
集積回路に組み込んだ場合、チップサイズが大きくなる
などの問題点があった。
いるので、データ処理部の数だけゲート回路を必要とし
集積回路に組み込んだ場合、チップサイズが大きくなる
などの問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、集積化したさいにチップサイズの小さいマイ
クロコンピュータを得ることを目的とする。
たもので、集積化したさいにチップサイズの小さいマイ
クロコンピュータを得ることを目的とする。
この発明に係るマイクロコンピュータは、各データポイ
ンタの出力を第２のアドレスバスに接続するとともに、
各データ処理部の入出力部を第２のデータバスに接続し
、ゲート回路及びメモリをそれぞれ１つにしたものであ
る。
ンタの出力を第２のアドレスバスに接続するとともに、
各データ処理部の入出力部を第２のデータバスに接続し
、ゲート回路及びメモリをそれぞれ１つにしたものであ
る。
この発明にかかるマイクロコンピュータにおいては、各
データポインタのデータは第２のアドレスバス上に出力
され、またメモリのデータは第２のデータバスを経由し
て各データ処理部にアクセスされる。
データポインタのデータは第２のアドレスバス上に出力
され、またメモリのデータは第２のデータバスを経由し
て各データ処理部にアクセスされる。
以下、この発明の一実施例を図について説明する。
第１図において、１はＣＰＵ、２はこのＣＰＵ１のプロ
グラムカウンタに接続された第１のアドレスバス、３は
上記ＣＰＵＩのデータ入出力部に接続された第１のデー
タバス、４はメモリ、５ａは第１のデータポインタ、５
ｎは第ｎのデータポインタ、６ａは第１のデータ処理部
、６ｎは第ｎのデータ処理部、７は上記第１のデータポ
インタ５ａから第ｎのデータポインタ５ｎの出力が接続
された第２のアドレスバス、８は上記第１のデータ処理
部６ａから第ｎのデータ処理部６ｎまでのデータの入出
力部に接続された第２のデータバス、９は上記第１のア
ドレスバス２と上記第２のアドレスバス７を選択して上
記メモリ４のアドレス入力に伝達する第１のゲート回路
、１０は上記メモリ４のデータ入出力を上記第１のデー
タバス３と上記第２のデータバス８に選択して伝達する
第２のゲート回路、ｌｌａは第１のデータ処理部６ａが
第１のデータポインタ５ａを制御する第１の制御信号、
ｌｌｎは第ｎのデータ処理部６ｎが第ｎのデータポイン
タ５ｎを制御する第ｎの制御信号である。
グラムカウンタに接続された第１のアドレスバス、３は
上記ＣＰＵＩのデータ入出力部に接続された第１のデー
タバス、４はメモリ、５ａは第１のデータポインタ、５
ｎは第ｎのデータポインタ、６ａは第１のデータ処理部
、６ｎは第ｎのデータ処理部、７は上記第１のデータポ
インタ５ａから第ｎのデータポインタ５ｎの出力が接続
された第２のアドレスバス、８は上記第１のデータ処理
部６ａから第ｎのデータ処理部６ｎまでのデータの入出
力部に接続された第２のデータバス、９は上記第１のア
ドレスバス２と上記第２のアドレスバス７を選択して上
記メモリ４のアドレス入力に伝達する第１のゲート回路
、１０は上記メモリ４のデータ入出力を上記第１のデー
タバス３と上記第２のデータバス８に選択して伝達する
第２のゲート回路、ｌｌａは第１のデータ処理部６ａが
第１のデータポインタ５ａを制御する第１の制御信号、
ｌｌｎは第ｎのデータ処理部６ｎが第ｎのデータポイン
タ５ｎを制御する第ｎの制御信号である。
次に動作について説明する。
ＣＰＵＩは第１のアドレスバス２によりメモリ４のある
番地を指定し、第１のデータバス３にデータを出力しメ
モリ４に書き込む。この時ゲート回路９及び１０はそれ
ぞれ第１のアドレスバス２及び第１のデータバス３を選
択しているものとする。次に第１．第２のゲート回路９
．１０はそれぞれ第２のアドレスバス７及び第２のデー
タバス８を選択すると、第１のデータ処理部６ａは第１
の制御線１１ａによって第１のデータポインタ５ａを制
御し、第１のデータポインタ５ａの出力を第２のデータ
バス７を経由しメモリ４のアドレス入力へ出力する。メ
モリ４の入出力は第２のデータバス８を経由し、第１の
データ処理部６ａの入出力部に接続され、第１のデータ
処理部６ａとメモリ４の間でデータの転送を行う。同様
に第２以降第ｎのデータ処理部も第２のアドレスバス２
及び第２のデータバス３を経由しメモリ４との間でデー
タの転送を行い、データ処理を行う。
番地を指定し、第１のデータバス３にデータを出力しメ
モリ４に書き込む。この時ゲート回路９及び１０はそれ
ぞれ第１のアドレスバス２及び第１のデータバス３を選
択しているものとする。次に第１．第２のゲート回路９
．１０はそれぞれ第２のアドレスバス７及び第２のデー
タバス８を選択すると、第１のデータ処理部６ａは第１
の制御線１１ａによって第１のデータポインタ５ａを制
御し、第１のデータポインタ５ａの出力を第２のデータ
バス７を経由しメモリ４のアドレス入力へ出力する。メ
モリ４の入出力は第２のデータバス８を経由し、第１の
データ処理部６ａの入出力部に接続され、第１のデータ
処理部６ａとメモリ４の間でデータの転送を行う。同様
に第２以降第ｎのデータ処理部も第２のアドレスバス２
及び第２のデータバス３を経由しメモリ４との間でデー
タの転送を行い、データ処理を行う。
なお、上記実施例ではメモリとして読み書き可能メモリ
を設けたものを示したが、このメモリは読み出し専用メ
モリであってもよい。
を設けたものを示したが、このメモリは読み出し専用メ
モリであってもよい。
以上のようにこの発明によれば、複数のデータポインタ
の出力を第２のアドレスバスに接続するとともに、各デ
ータ処理部の入出力部を第２のデータバスに接続し、第
１．第２のゲート回路及びメモリをそれぞれ１つにした
ので、集積化した場合チ・ンプサイズが小さくなり、装
置が安価にできる効果がある。
の出力を第２のアドレスバスに接続するとともに、各デ
ータ処理部の入出力部を第２のデータバスに接続し、第
１．第２のゲート回路及びメモリをそれぞれ１つにした
ので、集積化した場合チ・ンプサイズが小さくなり、装
置が安価にできる効果がある。
第１図はこの発明の一実施例によるマイクロコンビよ一
夕を示す構成図、第２図は従来のマイクロコンピュータ
を示す構成図である。 １はＣＰＵ、２は第１のアドレスバス、３は第１のデー
タバス、４はメモリ、５はデータポインタ、６はデータ
処理部、７は第２のアドレスバス、８は第２のデータバ
ス、９は第１のゲート回路、ＩＯは第２のゲート回路、
１１は制御信号である。 なお図中同一符号は同−又は相当部分を示す。
夕を示す構成図、第２図は従来のマイクロコンピュータ
を示す構成図である。 １はＣＰＵ、２は第１のアドレスバス、３は第１のデー
タバス、４はメモリ、５はデータポインタ、６はデータ
処理部、７は第２のアドレスバス、８は第２のデータバ
ス、９は第１のゲート回路、ＩＯは第２のゲート回路、
１１は制御信号である。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- （１）少なくとも２つのデータ処理部と、 少なくとも２つのデータポインタと、 ＣＰＵのプログラムカウンタに接続された第１のアドレ
スバスと、 上記データポインタの出力が接続された第２のアドレス
バスと、 ＣＰＵのデータ入出力部に接続された第１のデータバス
と、 上記データ処理部の入出力部に接続された第２のデータ
バスと、 メモリと、 上記第１のアドレスバスと上記第２のアドレスバスとを
選択して、上記メモリのアドレス入力に伝達する第１の
ゲート回路と、 上記メモリのデータ出力を上記第１のデータバスと上記
第２のデータバスに選択して出力する第２のゲート回路
とを備えたマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2017496A JPH03220683A (ja) | 1990-01-25 | 1990-01-25 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2017496A JPH03220683A (ja) | 1990-01-25 | 1990-01-25 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03220683A true JPH03220683A (ja) | 1991-09-27 |
Family
ID=11945611
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2017496A Pending JPH03220683A (ja) | 1990-01-25 | 1990-01-25 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03220683A (ja) |
-
1990
- 1990-01-25 JP JP2017496A patent/JPH03220683A/ja active Pending
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