JPH0542026B2 - - Google Patents
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- JPH0542026B2 JPH0542026B2 JP62299035A JP29903587A JPH0542026B2 JP H0542026 B2 JPH0542026 B2 JP H0542026B2 JP 62299035 A JP62299035 A JP 62299035A JP 29903587 A JP29903587 A JP 29903587A JP H0542026 B2 JPH0542026 B2 JP H0542026B2
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- Prior art keywords
- processors
- storage device
- processor
- address
- output
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E60/00—Enabling technologies; Technologies with a potential or indirect contribution to GHG emissions mitigation
- Y02E60/30—Hydrogen technology
- Y02E60/50—Fuel cells
Landscapes
- Multi Processors (AREA)
Description
【発明の詳細な説明】
(1) 発明の目的
［産業上の利用分野］
本発明は、サイクリツクマルチプロセツサシス
テムに関し、特に、複数のプロセツサにそれぞれ
割り当てらた一定の接続時間に複数のプロセツサ
を記憶装置に対して接続し、複数のプロセツサか
ら与えられたデータを複数のプロセツサにそれぞ
れ割り当てられた複数の記憶領域にそれぞれ保持
してなるサイクリツクマルチプロセツサシステム
に関するものである。
テムに関し、特に、複数のプロセツサにそれぞれ
割り当てらた一定の接続時間に複数のプロセツサ
を記憶装置に対して接続し、複数のプロセツサか
ら与えられたデータを複数のプロセツサにそれぞ
れ割り当てられた複数の記憶領域にそれぞれ保持
してなるサイクリツクマルチプロセツサシステム
に関するものである。
［従来の技術］
従来、この種のマルチプロセツサシステムにお
いては、(i)複数のプロセツサのうちの１つが他の
プロセツサに対し親機として機能し、他のプロセ
ツサから送出された接続要求の優先度を判断して
記憶装置に対し順次接続せしめるか、あるいは(ii)
複数のプロセツサのそれぞれから送出された接続
要求の到来順序にしたがつて記憶装置に対し複数
のプロセツサを順次接続せしめるか、もしくは(iii)
複数のプロセツサに所定順序でそれぞれ割り当て
らた接続時間を複数のプロセツサの動作状態に応
じて変化せしめるものが、提案されていた。
いては、(i)複数のプロセツサのうちの１つが他の
プロセツサに対し親機として機能し、他のプロセ
ツサから送出された接続要求の優先度を判断して
記憶装置に対し順次接続せしめるか、あるいは(ii)
複数のプロセツサのそれぞれから送出された接続
要求の到来順序にしたがつて記憶装置に対し複数
のプロセツサを順次接続せしめるか、もしくは(iii)
複数のプロセツサに所定順序でそれぞれ割り当て
らた接続時間を複数のプロセツサの動作状態に応
じて変化せしめるものが、提案されていた。
［解決すべき問題点］
しかしながら、従来のマルチプロセツサシステ
ムでは、(i)複数のプロセツサのうちの１つが親機
として機能する場合にあつては、その親機として
機能するプロセツサが故障するのみで複数のプロ
セツサをもはや記憶装置に対して他の正常なプロ
セツサを全く接続できなくなる欠点があり、また
その親機として機能するプロセツサを制御するた
めのプログラムがプロセツサの数が増加するにつ
れ急速に複雑化する欠点があり、加えて(ii)複数の
プロセツサをそれぞれから送出された接続要求の
到来順序にしたがつて記憶装置に対し順次接続す
る場合にあつては、接続要求の到来順序によつて
記憶装置への接続順序が変更されてしまう欠点が
あり、また接続要求の到来が集中したときプロセ
ツサが長期間にわたり待機せしめられ記憶装置へ
の迅速な接続ができなくなる欠点があり、更に(iii)
複数のプロセツサにそれぞれ割り当てられた接続
時間を複数のプロセツサの動作状態に応じて変化
せしめる場合にあつては、各プロセツサの動作状
態を判定するためのプログラムないし作業が必要
であつてプログラムないし作業が全体として煩雑
化してしまう欠点があつた。
ムでは、(i)複数のプロセツサのうちの１つが親機
として機能する場合にあつては、その親機として
機能するプロセツサが故障するのみで複数のプロ
セツサをもはや記憶装置に対して他の正常なプロ
セツサを全く接続できなくなる欠点があり、また
その親機として機能するプロセツサを制御するた
めのプログラムがプロセツサの数が増加するにつ
れ急速に複雑化する欠点があり、加えて(ii)複数の
プロセツサをそれぞれから送出された接続要求の
到来順序にしたがつて記憶装置に対し順次接続す
る場合にあつては、接続要求の到来順序によつて
記憶装置への接続順序が変更されてしまう欠点が
あり、また接続要求の到来が集中したときプロセ
ツサが長期間にわたり待機せしめられ記憶装置へ
の迅速な接続ができなくなる欠点があり、更に(iii)
複数のプロセツサにそれぞれ割り当てられた接続
時間を複数のプロセツサの動作状態に応じて変化
せしめる場合にあつては、各プロセツサの動作状
態を判定するためのプログラムないし作業が必要
であつてプログラムないし作業が全体として煩雑
化してしまう欠点があつた。
そこで、本発明は、これらの欠点を除去すべ
く、複数のプロセツサにそれぞれ割り当てらた一
定の接続時間に複数のプロセツサを記憶装置に対
して接続し、複数のプロセツサから与えられたデ
ータを複数のプロセツサにそれぞれ割り当てられ
た複数の記憶領域にそれぞれ保持してなるサイク
リツクマルチプロセツサシステムを提供せんとす
るものである。
く、複数のプロセツサにそれぞれ割り当てらた一
定の接続時間に複数のプロセツサを記憶装置に対
して接続し、複数のプロセツサから与えられたデ
ータを複数のプロセツサにそれぞれ割り当てられ
た複数の記憶領域にそれぞれ保持してなるサイク
リツクマルチプロセツサシステムを提供せんとす
るものである。
(2) 発明の構成
［問題点の解決手段］
本発明によつて提供される問題点の解決手段
は、 「(a) 複数のプロセツサと、 (b) 複数のプロセツサにそれぞれ割り当てられた
複数の記憶領域に複数のプロセツサから与えら
れたデータをそれぞれ保持するための記憶装置
と、 (c) 複数のプロセツサにそれぞれ割り当てられた
記憶装置に対して複数のプロセツサが一定の接
続時間内に一定周期で接続されるようタイミン
グを支配するためのタイマ装置と を備えてなることを特徴とするサイクリツクマル
チプロセツサシステム」 である。
は、 「(a) 複数のプロセツサと、 (b) 複数のプロセツサにそれぞれ割り当てられた
複数の記憶領域に複数のプロセツサから与えら
れたデータをそれぞれ保持するための記憶装置
と、 (c) 複数のプロセツサにそれぞれ割り当てられた
記憶装置に対して複数のプロセツサが一定の接
続時間内に一定周期で接続されるようタイミン
グを支配するためのタイマ装置と を備えてなることを特徴とするサイクリツクマル
チプロセツサシステム」 である。
［作用］
本発明にかかるサイクリツクマルチプロセツサ
システムは、上述の［問題点の解決手段］の欄に
開示したごとく構成されており、特に、複数のプ
ロセツサにそれぞれ割り当てられた一定の接続時
間に複数のプロセツサをタイマ装置により記憶装
置に対して接続し、複数のプロセツサから与えら
れたデータを複数のプロセツサにそれぞれ割り当
てられた複数の記憶領域にそれぞれ保持している
ので、 (i) 複数のプロセツサのうちのいくつかが故障す
るに際しても、他の正常なプロセツサと記憶装
置との間のデータ伝送を確保する作用 をなし、併せて (ii) 記憶装置に対する複数のプロセツサの接続を
制御するための特別のプログラムを除去する作
用 をなし、加えて (iii) 複数のプロセツサの各々を記憶装置に対して
一定周期で接続する作用 ひいては (iv) 所定時間内に複数のプロセツサの各々を記憶
装置に対して接続し、長期間の待機を除去する
作用 をなす。
システムは、上述の［問題点の解決手段］の欄に
開示したごとく構成されており、特に、複数のプ
ロセツサにそれぞれ割り当てられた一定の接続時
間に複数のプロセツサをタイマ装置により記憶装
置に対して接続し、複数のプロセツサから与えら
れたデータを複数のプロセツサにそれぞれ割り当
てられた複数の記憶領域にそれぞれ保持している
ので、 (i) 複数のプロセツサのうちのいくつかが故障す
るに際しても、他の正常なプロセツサと記憶装
置との間のデータ伝送を確保する作用 をなし、併せて (ii) 記憶装置に対する複数のプロセツサの接続を
制御するための特別のプログラムを除去する作
用 をなし、加えて (iii) 複数のプロセツサの各々を記憶装置に対して
一定周期で接続する作用 ひいては (iv) 所定時間内に複数のプロセツサの各々を記憶
装置に対して接続し、長期間の待機を除去する
作用 をなす。
［実施例］
次に、本発明にかかるサイクリツクマルチプロ
セツサシステムについて、その好ましい実施例を
挙げ、添付図面を参照しつつ、具体的に説明す
る。
セツサシステムについて、その好ましい実施例を
挙げ、添付図面を参照しつつ、具体的に説明す
る。
（添付図面の説明）
第１図は、本発明にかかるサイクリツクマルチ
プロセツサシステムの一実施例を示すブロツク回
路図である。
プロセツサシステムの一実施例を示すブロツク回
路図である。
第２図は、第１図実施例の動作を説明するため
の動作説明図である。
の動作説明図である。
（実施例の構成）
まず、第１図を参照しつつ、本発明にかかるサ
イクリツクマルチプロセツサシステムの一実施例
について、その構成を詳細に説明する。
イクリツクマルチプロセツサシステムの一実施例
について、その構成を詳細に説明する。
１０は、本発明のサイクリツクマルチプロセツ
サシステムであつて、たとえばｎ個の記憶領域１
２1，１２2，…，１２oを有する記憶装置１２と、
記憶装置１２に対しバス１６を介して接続されて
おりその記憶領域１２1，１２2，…，１２oにそ
れぞれ対応するｎ個のプロセツサ１４1，１４2，
…，１４oと、プロセツサ１４1，１４2，…，１
４oに対しバス２０およびストローブ線２２を介
して接続されたタイマ装置１８とを、包有してい
る（ｎ：２以上の自然数）。記憶装置１２は、IC
メモリなどの適宜の容量と適宜の書込速度および
読出速度とを有する所望のメモリで形成すればよ
い。
サシステムであつて、たとえばｎ個の記憶領域１
２1，１２2，…，１２oを有する記憶装置１２と、
記憶装置１２に対しバス１６を介して接続されて
おりその記憶領域１２1，１２2，…，１２oにそ
れぞれ対応するｎ個のプロセツサ１４1，１４2，
…，１４oと、プロセツサ１４1，１４2，…，１
４oに対しバス２０およびストローブ線２２を介
して接続されたタイマ装置１８とを、包有してい
る（ｎ：２以上の自然数）。記憶装置１２は、IC
メモリなどの適宜の容量と適宜の書込速度および
読出速度とを有する所望のメモリで形成すればよ
い。
プロセツサ１４1は、入出力端がバス１６に対
して接続された中央演算装置１４11と、中央演算
装置１４11に出力端が接続された割込コントロー
ラユニツト１４12と、割込コントローラユニツト
１４12の入力端に対して出力端が接続されており
一方の入力端がストローブ線２２に接続された反
転ナンド回路１４13と、出力端が反転ナンド回路
１４13の他方の入力端に対し直接に接続されてお
り入力端がバス２０に対して接続されたアドレス
デコーダ１４14とを、包有している。
して接続された中央演算装置１４11と、中央演算
装置１４11に出力端が接続された割込コントロー
ラユニツト１４12と、割込コントローラユニツト
１４12の入力端に対して出力端が接続されており
一方の入力端がストローブ線２２に接続された反
転ナンド回路１４13と、出力端が反転ナンド回路
１４13の他方の入力端に対し直接に接続されてお
り入力端がバス２０に対して接続されたアドレス
デコーダ１４14とを、包有している。
プロセツサ１４2は、入出力端がバス１６に対
して接続された中央演算装置１４21と、中央演算
装置１４21に出力端が接続された割込コントロー
ラユニツト１４22と、割込コントローラユニツト
１４22の入力端に対して出力端が接続されており
一方の入力端がストローブ線２２に接続された反
転ナンド回路１４23と、出力端が反転ナンド回路
１４23の他方の入力端に対し直接に接続されてお
り入力端がバス２０に対して接続されたアドレス
デコーダ１４24とを、包有している。
して接続された中央演算装置１４21と、中央演算
装置１４21に出力端が接続された割込コントロー
ラユニツト１４22と、割込コントローラユニツト
１４22の入力端に対して出力端が接続されており
一方の入力端がストローブ線２２に接続された反
転ナンド回路１４23と、出力端が反転ナンド回路
１４23の他方の入力端に対し直接に接続されてお
り入力端がバス２０に対して接続されたアドレス
デコーダ１４24とを、包有している。
プロセツサ１４oは、入出力端がバス１６に対
して接続された中央演算装置１４o1と、中央演算
装置１４o1に出力端が接続された割込コントロー
ラユニツト１４o2と、割込コントローラユニツト
１４o2の入力端に対して出力端が接続されており
一方の入力端がストローブ線２２に接続された反
転ナンド回路１４o3と、出力端が反転ナンド回路
１４o3の他方の入力端に対し直接に接続されてお
り入力端がバス２０に対して接続されたアドレス
デコーダ１４o4とを、包有している。
して接続された中央演算装置１４o1と、中央演算
装置１４o1に出力端が接続された割込コントロー
ラユニツト１４o2と、割込コントローラユニツト
１４o2の入力端に対して出力端が接続されており
一方の入力端がストローブ線２２に接続された反
転ナンド回路１４o3と、出力端が反転ナンド回路
１４o3の他方の入力端に対し直接に接続されてお
り入力端がバス２０に対して接続されたアドレス
デコーダ１４o4とを、包有している。
（実施例の作用）
更に、第１図および第２図の参照しつつ、本発
明にかかるサイクリツクマルチプロセツサシステ
ムの一実施例について、その作用を詳細に説明す
る。
明にかかるサイクリツクマルチプロセツサシステ
ムの一実施例について、その作用を詳細に説明す
る。
タイマ装置１８がバス２０に対して出力するア
ドレス信号Ｓの内容が、プロセツサ１４1のアド
レスA1（たとえば二進数表現で“001”）となる
と、タイマ装置１８がバス２０に対して出力する
ストローブ信号STは、高レベルすなわち“１”
から低レベルすなわち“０”となる。
ドレス信号Ｓの内容が、プロセツサ１４1のアド
レスA1（たとえば二進数表現で“001”）となる
と、タイマ装置１８がバス２０に対して出力する
ストローブ信号STは、高レベルすなわち“１”
から低レベルすなわち“０”となる。
これにより、プロセツサ１４1は、以下のとお
り、動作する。
り、動作する。
すなわち、タイマ装置１８の出力するアドレス
信号Ｓの内容がプロセツサ１４1のアドレス
“A1”に一致しているので、アドレスデコーダ１
４14の出力が高レベルすなわち“１”から低レベ
ルすなわち“０”となる。そのため、反転ナンド
回路１４13は、その出力が高レベルすなわち
“１”から低レベルすなわち“０”に変更される。
信号Ｓの内容がプロセツサ１４1のアドレス
“A1”に一致しているので、アドレスデコーダ１
４14の出力が高レベルすなわち“１”から低レベ
ルすなわち“０”となる。そのため、反転ナンド
回路１４13は、その出力が高レベルすなわち
“１”から低レベルすなわち“０”に変更される。
その結果、割込コントローラユニツト１４12か
ら割込信号が中央演算装置１４11に与えられ、中
央演算装置１４11がバス１６を介して記憶装置１
２に対して接続される。中央演算装置１４11は、
記憶装置１２の記憶領域１２1に対して新たなデ
ータを書き込みその保持データを更新し、かつ記
憶装置の記憶領域１２1，１２2，…，１２oから
自己に必要なデータを読み出す。
ら割込信号が中央演算装置１４11に与えられ、中
央演算装置１４11がバス１６を介して記憶装置１
２に対して接続される。中央演算装置１４11は、
記憶装置１２の記憶領域１２1に対して新たなデ
ータを書き込みその保持データを更新し、かつ記
憶装置の記憶領域１２1，１２2，…，１２oから
自己に必要なデータを読み出す。
また、プロセツサ１４2，…，１４oは、以下の
とおり、動作する。
とおり、動作する。
すなわち、タイマ装置１８の出力するアドレス
信号Ｓの内容がプロセツサ１４2，…，１４oのア
ドレス“A2”，…，“Ao”に一致していないので、
アドレスデコーダ１４24，…，１４o4は、その出
力が全て高レベルすなわち“１”に維持されてい
る。したがつて、ストローブ信号STが高レベル
すなわち“１”から低レベルすなわち“０”に変
化しても、反転ナンド回路１４23，…，１４o3の
出力は、高レベルすなわち“１”に維持されたま
まである。このため、割込コントローラユニツト
１４22，…，１４o2は、中央演算装置１４21，…，
１４o1に対して割込信号を与えず、中央演算装置
１４21，…，１４o1がバス１６に接続されない。
このため、プロセツサ１４2，…，１４oは、自己
の演算動作を続行する。
信号Ｓの内容がプロセツサ１４2，…，１４oのア
ドレス“A2”，…，“Ao”に一致していないので、
アドレスデコーダ１４24，…，１４o4は、その出
力が全て高レベルすなわち“１”に維持されてい
る。したがつて、ストローブ信号STが高レベル
すなわち“１”から低レベルすなわち“０”に変
化しても、反転ナンド回路１４23，…，１４o3の
出力は、高レベルすなわち“１”に維持されたま
まである。このため、割込コントローラユニツト
１４22，…，１４o2は、中央演算装置１４21，…，
１４o1に対して割込信号を与えず、中央演算装置
１４21，…，１４o1がバス１６に接続されない。
このため、プロセツサ１４2，…，１４oは、自己
の演算動作を続行する。
記憶装置１２に接続するためにプロセツサ１４
１に対して割り当てられた時間（以下“接続時間”
という）が経過すると、タイマ装置１８から出力
されたアドレス信号Ｓの内容が、除去すなわちプ
ロセツサ１４1のアドレスA1から“０”（たとえ
ば二進数表現で“000”；以下同様）とされ、かつ
ストローブ信号STが低レベルすなわち“０”か
ら高レベルすなわち“１”とされる。
１に対して割り当てられた時間（以下“接続時間”
という）が経過すると、タイマ装置１８から出力
されたアドレス信号Ｓの内容が、除去すなわちプ
ロセツサ１４1のアドレスA1から“０”（たとえ
ば二進数表現で“000”；以下同様）とされ、かつ
ストローブ信号STが低レベルすなわち“０”か
ら高レベルすなわち“１”とされる。
これにより、プロセツサ１４1は、以下のとお
り、動作する。
り、動作する。
すなわち、タイマ装置１８の出力するアドレス
信号Ｓの内容がプロセツサ１４1のアドレス
“A1”に一致していないので、アドレスデコーダ
１４14の出力が低レベルすなわち“０”から高レ
ベルすなわち“１”となる。そのため、反転ナン
ド回路１４13は、その出力が低レベルすなわち
“０”から高レベルすなわち“１”に変更される。
信号Ｓの内容がプロセツサ１４1のアドレス
“A1”に一致していないので、アドレスデコーダ
１４14の出力が低レベルすなわち“０”から高レ
ベルすなわち“１”となる。そのため、反転ナン
ド回路１４13は、その出力が低レベルすなわち
“０”から高レベルすなわち“１”に変更される。
その結果、割込コントローラユニツト１４12か
ら中央演算装置１４11に与えられている割込信号
が除去され、中央演算装置１４11のバス１６に対
する接続が遮断される。
ら中央演算装置１４11に与えられている割込信号
が除去され、中央演算装置１４11のバス１６に対
する接続が遮断される。
プロセツサ１４1は、これにより、記憶装置１
２に対する接続が遮断され、自己の演算作業を開
始する。
２に対する接続が遮断され、自己の演算作業を開
始する。
また、プロセツサ１４2，…，１４oは、以下の
とおり、動作する。
とおり、動作する。
すなわち、タイマ装置１８の出力するアドレス
信号Ｓの内容が“０”（たとえば二進数表現で
“000”；以下同様）となりプロセツサ１４2，…，
１４oのアドレス“A2”，…，“Ao”に依然として
一致していないので、アドレスデコーダ１４24，
…，１４o4の出力が、全て高レベルすなわち
“１”に維持されている。したがつて、ストロー
ブ信号STが低レベルすなわち“０”から高レベ
ルすなわち“１”に変化しても、反転ナンド回路
１４23，…，１４o3の出力は高レベルすなわち
“１”に維持されたままである。このため、割込
コントローラユニツト１４22，…，１４o2は、中
央演算装置１４21，…，１４o1に対して割込信号
を与えず、中央演算装置１４21，…，１４o1がバ
ス１６に接続されない。このため、プロセツサ１
４2，…，１４oは、自己の演算動作を続行する。
信号Ｓの内容が“０”（たとえば二進数表現で
“000”；以下同様）となりプロセツサ１４2，…，
１４oのアドレス“A2”，…，“Ao”に依然として
一致していないので、アドレスデコーダ１４24，
…，１４o4の出力が、全て高レベルすなわち
“１”に維持されている。したがつて、ストロー
ブ信号STが低レベルすなわち“０”から高レベ
ルすなわち“１”に変化しても、反転ナンド回路
１４23，…，１４o3の出力は高レベルすなわち
“１”に維持されたままである。このため、割込
コントローラユニツト１４22，…，１４o2は、中
央演算装置１４21，…，１４o1に対して割込信号
を与えず、中央演算装置１４21，…，１４o1がバ
ス１６に接続されない。このため、プロセツサ１
４2，…，１４oは、自己の演算動作を続行する。
タイマ装置１８がバス２０に対して出力するア
ドレス信号Ｓの内容が、プロセツサ１４2のアド
レスA2（たとえば二進数表現で“010”）となる
と、タイマ装置１８がバス２０に対して出力する
ストローブ信号STは、高レベルすなわち“１”
から低レベルすなわち“０”となる。
ドレス信号Ｓの内容が、プロセツサ１４2のアド
レスA2（たとえば二進数表現で“010”）となる
と、タイマ装置１８がバス２０に対して出力する
ストローブ信号STは、高レベルすなわち“１”
から低レベルすなわち“０”となる。
これにより、プロセツサ１４2は、以下のとお
り、動作する。
り、動作する。
すなわち、タイマ装置１８の出力するアドレス
信号Ｓの内容がプロセツサ１４2のアドレス
“A2”に一致しているので、アドレスデコーダ１
４24の出力が高レベルすなわち“１”から低レベ
ルすなわち“０”となる。そのため、反転ナンド
回路１４23は、その出力が高レベルすなわち
“１”から低レベルすなわち“０”に変更される。
信号Ｓの内容がプロセツサ１４2のアドレス
“A2”に一致しているので、アドレスデコーダ１
４24の出力が高レベルすなわち“１”から低レベ
ルすなわち“０”となる。そのため、反転ナンド
回路１４23は、その出力が高レベルすなわち
“１”から低レベルすなわち“０”に変更される。
その結果、割込コントローラユニツト１４22か
ら割込信号が中央演算装置１４21に与えられ、中
央演算装置１４21がバス１６を介して記憶装置１
２に対して接続される。中央演算装置１４21は、
記憶装置１２の記憶領域１２2に対して新たなデ
ータを書き込みその保持データを更新し、かつ記
憶装置１２の記憶領域１２1，１２2，…，１２o
から自己に必要なデータを読み出す。
ら割込信号が中央演算装置１４21に与えられ、中
央演算装置１４21がバス１６を介して記憶装置１
２に対して接続される。中央演算装置１４21は、
記憶装置１２の記憶領域１２2に対して新たなデ
ータを書き込みその保持データを更新し、かつ記
憶装置１２の記憶領域１２1，１２2，…，１２o
から自己に必要なデータを読み出す。
また、プロセツサ１４1，１４3，…，１４oは、
以下のとおり、動作する（プロセツサ１４3は図
示されていない）。
以下のとおり、動作する（プロセツサ１４3は図
示されていない）。
すなわち、タイマ装置１８の出力するアドレス
信号Ｓの内容がプロセツサ１４1，１４3，…，１
４oのアドレス“A1”，“A3”，…，“Ao”に一致し
ていないので、アドレスデコーダ１４14，１４
34，…，１４o4は、その出力が全て高レベルすな
わち“１”に維持されている。。（アドレスデコー
ダ１４34は図示されていない）。したがつて、ス
トローブ信号STが高レベルすなわち“１”から
低レベルすなわち“０”に変化しても、反転ナン
ド回路１４13，１４33，…，１４o3の出力は、高
レベルすなわち“１”に維持されたままである。
（反転ナンド回路33は図示されいない）。このた
め、割込コントローラユニツト１４12，１４32，
…，１４o2は、中央演算装置１４11，１４31，…，
１４o1に対して割込信号を与えず、中央演算装置
１４11，１４31，…，１４o1がバス１６に接続さ
れない（割込コントローラユニツト１４32および
中央演算装置１４31は図示されていない）。この
ため、プロセツサ１４1，１４3，…，１４oは、
自己の演算動作を続行する。
信号Ｓの内容がプロセツサ１４1，１４3，…，１
４oのアドレス“A1”，“A3”，…，“Ao”に一致し
ていないので、アドレスデコーダ１４14，１４
34，…，１４o4は、その出力が全て高レベルすな
わち“１”に維持されている。。（アドレスデコー
ダ１４34は図示されていない）。したがつて、ス
トローブ信号STが高レベルすなわち“１”から
低レベルすなわち“０”に変化しても、反転ナン
ド回路１４13，１４33，…，１４o3の出力は、高
レベルすなわち“１”に維持されたままである。
（反転ナンド回路33は図示されいない）。このた
め、割込コントローラユニツト１４12，１４32，
…，１４o2は、中央演算装置１４11，１４31，…，
１４o1に対して割込信号を与えず、中央演算装置
１４11，１４31，…，１４o1がバス１６に接続さ
れない（割込コントローラユニツト１４32および
中央演算装置１４31は図示されていない）。この
ため、プロセツサ１４1，１４3，…，１４oは、
自己の演算動作を続行する。
記憶装置１２に接続するためにプロセツサ１４
２に対して割り当てられた接続時間が経過すると、
タイマ装置１８から出力されたアドレス信号Ｓの
内容が、除去すなわちプロセツサ１４2のアドレ
スA2から“０”（すなわち二進数表現で“000”）
とされ、かつストローブ信号STが低レベルすな
わち“０”から高レベルすなわち“１”とされ
る。
２に対して割り当てられた接続時間が経過すると、
タイマ装置１８から出力されたアドレス信号Ｓの
内容が、除去すなわちプロセツサ１４2のアドレ
スA2から“０”（すなわち二進数表現で“000”）
とされ、かつストローブ信号STが低レベルすな
わち“０”から高レベルすなわち“１”とされ
る。
これにより、プロセツサ１４2は、以下のとお
り、動作する。
り、動作する。
すなわち、タイマ装置１８の出力するアドレス
信号Ｓの内容がプロセツサ１４2のアドレス
“A2”に一致しておらず、アドレスデコーダ１４
24の出力が低レベルすなわち“０”から高レベル
すなわち“１”となるので、反転ナンド回路１４
23は、その出力が低レベルすなわち“０”から高
レベルすなわち“１”に変更される。
信号Ｓの内容がプロセツサ１４2のアドレス
“A2”に一致しておらず、アドレスデコーダ１４
24の出力が低レベルすなわち“０”から高レベル
すなわち“１”となるので、反転ナンド回路１４
23は、その出力が低レベルすなわち“０”から高
レベルすなわち“１”に変更される。
その結果、割込コントローラユニツト１４22か
ら中央演算装置１４21に与えられている割込信号
が除去され、中央演算装置１４21のバス１６に対
する接続が遮断される。
ら中央演算装置１４21に与えられている割込信号
が除去され、中央演算装置１４21のバス１６に対
する接続が遮断される。
プロセツサ１４2は、これにより、記憶装置１
２に対する接続が遮断され、自己の演算作業を開
始する。
２に対する接続が遮断され、自己の演算作業を開
始する。
また、プロセツサ１４1，１４3，…，１４oは、
以下のとおり、動作する。
以下のとおり、動作する。
すなわち、タイマ装置１８の出力するアドレス
信号Ｓの内容が“０”（すなわち二進数表現で
“000”）となりプロセツサ１４1，１４3，…，１
４oのアドレス“A1”，“A3”，…，“Ao”に依然と
して一致していないので、アドレスデコーダ１４
14，１４34，…，１４o4の出力は、全て高レベル
すなわち“１”に維持されている。したがつて、
ストローブ信号STが低レベルすなわち“０”か
ら高レベルすなわち“１”に変化しても、反転ナ
ンド回路１４13，１４33，…，１４o3の出力は、
高レベルすなわち“１”に維持されたままであ
る。このため、割込コントローラユニツト１４
12，１４32，…，１４o2は、中央演算装置１４11，
１４31，…，１４o1に対して割込信号を与えず、
中央演算装置１４11，１４31，…，１４o1がバス
１６に接続されない。このため、プロセツサ１４
１，１４3，…，１４oは、自己の演算動作を続行
する。
信号Ｓの内容が“０”（すなわち二進数表現で
“000”）となりプロセツサ１４1，１４3，…，１
４oのアドレス“A1”，“A3”，…，“Ao”に依然と
して一致していないので、アドレスデコーダ１４
14，１４34，…，１４o4の出力は、全て高レベル
すなわち“１”に維持されている。したがつて、
ストローブ信号STが低レベルすなわち“０”か
ら高レベルすなわち“１”に変化しても、反転ナ
ンド回路１４13，１４33，…，１４o3の出力は、
高レベルすなわち“１”に維持されたままであ
る。このため、割込コントローラユニツト１４
12，１４32，…，１４o2は、中央演算装置１４11，
１４31，…，１４o1に対して割込信号を与えず、
中央演算装置１４11，１４31，…，１４o1がバス
１６に接続されない。このため、プロセツサ１４
１，１４3，…，１４oは、自己の演算動作を続行
する。
タイマ装置１８がバス２０に対して出力するア
ドレス信号Ｓの内容が、プロセツサ１４3，…，
１４(o-1)のアドレス“A3”，…，“A(o-1)”となる
につれ、上述と同様の動作が反復される（プロセ
ツサ１４(o-1)は、図示されていない）。
ドレス信号Ｓの内容が、プロセツサ１４3，…，
１４(o-1)のアドレス“A3”，…，“A(o-1)”となる
につれ、上述と同様の動作が反復される（プロセ
ツサ１４(o-1)は、図示されていない）。
タイマ装置１８がバス２０に対して出力するア
ドレス信号Ｓの内容が、プロセツサ１４oのアド
レスAo（たとえば二進数表現で“111”）となる
と、タイマ装置１８がバス２０に対して出力する
ストローブ信号STは、高レベルすなわち“１”
から低レベルすなわち“０”となる。
ドレス信号Ｓの内容が、プロセツサ１４oのアド
レスAo（たとえば二進数表現で“111”）となる
と、タイマ装置１８がバス２０に対して出力する
ストローブ信号STは、高レベルすなわち“１”
から低レベルすなわち“０”となる。
これにより、プロセツサ１４oは、以下のとお
り、動作する。
り、動作する。
すなわち、タイマ装置１８の出力するアドレス
信号Ｓの内容がプロセツサ１４oのアドレス
“Ao”に一致しており、アドレスデコーダ１４o4
の出力が高レベルすなわち“１”から低レベルす
なわち“０”となるので、反転ナンド回路１４o3
は、その出力が高レベルすなわち“１”から低レ
ベルすなわち“０”に変更される。
信号Ｓの内容がプロセツサ１４oのアドレス
“Ao”に一致しており、アドレスデコーダ１４o4
の出力が高レベルすなわち“１”から低レベルす
なわち“０”となるので、反転ナンド回路１４o3
は、その出力が高レベルすなわち“１”から低レ
ベルすなわち“０”に変更される。
その結果、割込コントローラユニツト１４o2か
ら割込信号が中央演算装置１４o1に与えられ、中
央演算装置１４o1がバス１６を介して記憶装置１
２に対して接続される。中央演算装置１４o1は、
記憶装置１２の記憶領域１２oに対して新たなデ
ータを書き込みその保持データを更新し、かつ記
憶装置１２の記憶領域１２1，１２2，…，１２o
から自己に必要なデータを読み出す。
ら割込信号が中央演算装置１４o1に与えられ、中
央演算装置１４o1がバス１６を介して記憶装置１
２に対して接続される。中央演算装置１４o1は、
記憶装置１２の記憶領域１２oに対して新たなデ
ータを書き込みその保持データを更新し、かつ記
憶装置１２の記憶領域１２1，１２2，…，１２o
から自己に必要なデータを読み出す。
また、プロセツサ１４1，…，１４(o-1)は、以
下のとおり、動作する。
下のとおり、動作する。
すなわち、タイマ装置１８の出力するアドレス
信号Ｓの内容がプロセツサ１４2，…，１４oのア
ドレス“A2”，…，“Ao-1”に一致していないの
で、アドレスデコーダ１４14，…，１４(o-1)4は、
その出力が全て高レベルすなわち“１”に維持さ
れている（アドレスデコーダ１４(o-1)4は図示さ
れていない）。したがつて、ストローブ信号STが
高レベルすなわち“１”から低レベルすなわち
“０”に変化しても、反転ナンド回路１４13，…，
１４(o-1)3の出力は、高レベルすなわち“１”に
維持されたままである（反転ナンド回路１４(o-1)
３は図示されていない）。このため、割込コントロ
ーラユニツト１４12，…，１４(o-1)2は、中央演算
装置１４11，…，１４(o-1)1に対して割込信号を与
えず、中央演算装置１４11，…，１４(o-1)1がバス
１６に接続されない（割込コントローラユニツト
１４(o-1)2および中央演算装置１４(o-1)1は図示さ
れていない）。このため、プロセツサ１４1，…，
１４(o-1)は、自己の演算動作を続行する。
信号Ｓの内容がプロセツサ１４2，…，１４oのア
ドレス“A2”，…，“Ao-1”に一致していないの
で、アドレスデコーダ１４14，…，１４(o-1)4は、
その出力が全て高レベルすなわち“１”に維持さ
れている（アドレスデコーダ１４(o-1)4は図示さ
れていない）。したがつて、ストローブ信号STが
高レベルすなわち“１”から低レベルすなわち
“０”に変化しても、反転ナンド回路１４13，…，
１４(o-1)3の出力は、高レベルすなわち“１”に
維持されたままである（反転ナンド回路１４(o-1)
３は図示されていない）。このため、割込コントロ
ーラユニツト１４12，…，１４(o-1)2は、中央演算
装置１４11，…，１４(o-1)1に対して割込信号を与
えず、中央演算装置１４11，…，１４(o-1)1がバス
１６に接続されない（割込コントローラユニツト
１４(o-1)2および中央演算装置１４(o-1)1は図示さ
れていない）。このため、プロセツサ１４1，…，
１４(o-1)は、自己の演算動作を続行する。
記憶装置１２に接続するためにプロセツサ１４
ｏに対して割り当てられた接続時間が経過すると、
タイマ装置１８から出力されたアドレス信号Ｓの
内容が、除去すなわちプロセツサ１４oのアドレ
スAoから“０”（すなわち二進数表現で“000”）
とされ、かつストローブ信号STが低レベルすな
わち“０”から高レベルすなわち“１”とされ
る。
ｏに対して割り当てられた接続時間が経過すると、
タイマ装置１８から出力されたアドレス信号Ｓの
内容が、除去すなわちプロセツサ１４oのアドレ
スAoから“０”（すなわち二進数表現で“000”）
とされ、かつストローブ信号STが低レベルすな
わち“０”から高レベルすなわち“１”とされ
る。
これにより、プロセツサ１４oは、以下のとお
り、動作する。
り、動作する。
すなわち、タイマ装置１８の出力するアドレス
信号Ｓの内容がプロセツサ１４oのアドレス
“Ao”に一致しておらず、アドレスデコーダ１４
ｏ４の出力が低レベルすなわち“０”から高レベル
すなわち“１”となるので、反転ナンド回路１４
ｏ３は、その出力が低レベルすなわち“０”から高
レベルすなわち“１”に変更される。
信号Ｓの内容がプロセツサ１４oのアドレス
“Ao”に一致しておらず、アドレスデコーダ１４
ｏ４の出力が低レベルすなわち“０”から高レベル
すなわち“１”となるので、反転ナンド回路１４
ｏ３は、その出力が低レベルすなわち“０”から高
レベルすなわち“１”に変更される。
その結果、割込コントローラユニツト１４o2か
ら中央演算装置１４o1に与えられている割込信号
が除去され、中央演算装置１４o1のバス１６に対
する接続が遮断される。
ら中央演算装置１４o1に与えられている割込信号
が除去され、中央演算装置１４o1のバス１６に対
する接続が遮断される。
プロセツサ１４oは、これにより、記憶装置１
２に対する接続が遮断され、自己の演算作業を開
始する。
２に対する接続が遮断され、自己の演算作業を開
始する。
また、プロセツサ１４1，…，１４(o-1)は、以
下のとおり、動作する。
下のとおり、動作する。
すなわち、タイマ装置１８の出力するアドレス
信号Ｓの内容が、“０”（すなわち二進数表現で
“000”）となり、プロセツサ１４1，…，１４(o-1)
のアドレス“A1”，…，“Ao-1”に依然として一
致していないので、アドレスデコーダ１４14，
…，１４(o-1)4の出力が全て高レベルすなわち
“１”に維持されている。したがつて、ストロー
ブ信号STが低レベルすなわち“０”から高レベ
ルすなわち“１”に変化しても、反転ナンド回路
１４13，…，１４(o-1)3の出力は、高レベルすなわ
ち“１”に維持されたままである。このため、割
込コントローラユニツト１４12，…，１４(o-1)2
は、中央演算装置１４11，…，１４(o-1)1に対して
割込信号を与えず、中央演算装置１４11，…，１
４(o-1)1がバス１６に接続されない。このため、
プロセツサ１４1，…，１４o-1は、自己の演算動
作を続行する。
信号Ｓの内容が、“０”（すなわち二進数表現で
“000”）となり、プロセツサ１４1，…，１４(o-1)
のアドレス“A1”，…，“Ao-1”に依然として一
致していないので、アドレスデコーダ１４14，
…，１４(o-1)4の出力が全て高レベルすなわち
“１”に維持されている。したがつて、ストロー
ブ信号STが低レベルすなわち“０”から高レベ
ルすなわち“１”に変化しても、反転ナンド回路
１４13，…，１４(o-1)3の出力は、高レベルすなわ
ち“１”に維持されたままである。このため、割
込コントローラユニツト１４12，…，１４(o-1)2
は、中央演算装置１４11，…，１４(o-1)1に対して
割込信号を与えず、中央演算装置１４11，…，１
４(o-1)1がバス１６に接続されない。このため、
プロセツサ１４1，…，１４o-1は、自己の演算動
作を続行する。
以上により、プロセツサ１４1，１４2，…，１
４oと記憶装置１２との間の接続が１サイクル終
了し、次のサイクルとなる。これにより、再度、
タイマ装置１８から出力されたアドレス信号Ｓの
内容がプロセツサ１４1のアドレス“A1”とさ
れ、以下、上述と同一の動作が反復される。
４oと記憶装置１２との間の接続が１サイクル終
了し、次のサイクルとなる。これにより、再度、
タイマ装置１８から出力されたアドレス信号Ｓの
内容がプロセツサ１４1のアドレス“A1”とさ
れ、以下、上述と同一の動作が反復される。
なお、記憶装置１２に接続するためにプロセツ
サ１４1，１４2，…，１４oに対してそれぞれ割
当てられた接続時間は、各サイクル間で一定とさ
れている。換言すれば、タイマ装置１８による記
憶装置１２へのプロセツサ１４1，１４2，…，１
４oの接続は、一定周期とされており、所定時間
内に一サイクルが完結する。
サ１４1，１４2，…，１４oに対してそれぞれ割
当てられた接続時間は、各サイクル間で一定とさ
れている。換言すれば、タイマ装置１８による記
憶装置１２へのプロセツサ１４1，１４2，…，１
４oの接続は、一定周期とされており、所定時間
内に一サイクルが完結する。
(3) 発明の効果
上述より明らかなように、本発明にかかるサイ
クリツクマルチプロセツサシステムは、［問題点
の解決手段］の欄に開示したかごとく構成されて
おり、特に複数のプロセツサにそれぞれ割り当て
られた一定の接続時間に複数のプロセツサをタイ
マ装置により記憶装置に対して接続し、複数のプ
ロセツサから与えられたデータを複数のプロセツ
サにそれぞれ割り当てられた複数の記憶領域にそ
れぞれ保持しているので、 (i) 複数のプロセツサのうちのいくつかが故障す
るに際しても、他の正常なプロセツサと記憶装
置との間のデータ伝送を確保できる効果 を有し、併せて (ii) 記憶装置に対する複数のプロセツサの接続を
制御するための特別のプログラムを除去できる
効果 を有し、加えて (i) 複数のプロセツサの各々を記憶装置に対して
一定周期で接続できる効果 ひいては (iv) 所定時間内に複数のプロセツサの各々を記憶
装置に対して接続でき、長期間の待機を除去で
きる効果 を有する。
クリツクマルチプロセツサシステムは、［問題点
の解決手段］の欄に開示したかごとく構成されて
おり、特に複数のプロセツサにそれぞれ割り当て
られた一定の接続時間に複数のプロセツサをタイ
マ装置により記憶装置に対して接続し、複数のプ
ロセツサから与えられたデータを複数のプロセツ
サにそれぞれ割り当てられた複数の記憶領域にそ
れぞれ保持しているので、 (i) 複数のプロセツサのうちのいくつかが故障す
るに際しても、他の正常なプロセツサと記憶装
置との間のデータ伝送を確保できる効果 を有し、併せて (ii) 記憶装置に対する複数のプロセツサの接続を
制御するための特別のプログラムを除去できる
効果 を有し、加えて (i) 複数のプロセツサの各々を記憶装置に対して
一定周期で接続できる効果 ひいては (iv) 所定時間内に複数のプロセツサの各々を記憶
装置に対して接続でき、長期間の待機を除去で
きる効果 を有する。
第１図は本発明のサイクリツクマルチプロセツ
サシステムの一実施例を示すブロツク回路図、第
２図は第１図実施例の動作を説明するための動作
説明図である。 １０……サイクリツクマルチプロセツサシステ
ム、１２……記憶装置、１２1，１２2，…，１２
ｏ……記憶領域、１４1，１４2，…，１４o……プ
ロセツサ、１４11，１４21，…，１４o1……中央
演算装置、１４12，１４22，…，１４o2……割込
コントローラ、１４13，１４23，…，１４o3……
反転ナンド回路ユニツト、１４14，１４24，…，
１４o4……アドレスデコーダ、１６……バス、１
８……タイマ装置、２０……バス、２２……スト
ローブ線。
サシステムの一実施例を示すブロツク回路図、第
２図は第１図実施例の動作を説明するための動作
説明図である。 １０……サイクリツクマルチプロセツサシステ
ム、１２……記憶装置、１２1，１２2，…，１２
ｏ……記憶領域、１４1，１４2，…，１４o……プ
ロセツサ、１４11，１４21，…，１４o1……中央
演算装置、１４12，１４22，…，１４o2……割込
コントローラ、１４13，１４23，…，１４o3……
反転ナンド回路ユニツト、１４14，１４24，…，
１４o4……アドレスデコーダ、１６……バス、１
８……タイマ装置、２０……バス、２２……スト
ローブ線。
Claims (1)
- 【特許請求の範囲】 １ (a) 複数のプロセツサと、 (b) 複数のプロセツサにそれぞれ割り当てられた
複数の記憶領域に複数のプロセツサから与えら
れたデータをそれぞれ保持するための記憶装置
と、 (c) 複数のプロセツサにそれぞれ割り当てられた
記憶装置に対して複数のプロセツサが一定の接
続時間内に一定周期で接続されるタイミングを
支配するためのタイマ装置と を備えてなることを特徴とするサイクリツクマル
チプロセツサシステム。 ２ 記憶装置が、ICメモリでなることを特徴と
する特許請求の範囲第１項記載のサイクリツクマ
ルチプロセツサシステム。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62299035A JPH01140368A (ja) | 1987-11-27 | 1987-11-27 | サイクリックマルチプロセッサシステム |
| US07/133,298 US5062043A (en) | 1986-12-16 | 1987-12-15 | Information collecting and distributing system providing plural sources and destinations with synchronous alternating access to common storage |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62299035A JPH01140368A (ja) | 1987-11-27 | 1987-11-27 | サイクリックマルチプロセッサシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01140368A JPH01140368A (ja) | 1989-06-01 |
| JPH0542026B2 true JPH0542026B2 (ja) | 1993-06-25 |
Family
ID=17867370
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62299035A Granted JPH01140368A (ja) | 1986-12-16 | 1987-11-27 | サイクリックマルチプロセッサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01140368A (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5147298B2 (ja) * | 1971-08-30 | 1976-12-14 | ||
| JPS5797133A (en) * | 1980-12-05 | 1982-06-16 | Minolta Camera Co Ltd | Control system of data transfer |
| JPS5864558A (ja) * | 1981-10-14 | 1983-04-16 | Hitachi Ltd | 計算機システム |
-
1987
- 1987-11-27 JP JP62299035A patent/JPH01140368A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01140368A (ja) | 1989-06-01 |
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