JPS5864558A - 計算機システム - Google Patents

計算機システム

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Publication number
JPS5864558A
JPS5864558A JP16265281A JP16265281A JPS5864558A JP S5864558 A JPS5864558 A JP S5864558A JP 16265281 A JP16265281 A JP 16265281A JP 16265281 A JP16265281 A JP 16265281A JP S5864558 A JPS5864558 A JP S5864558A
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JP
Japan
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computer
data
level computer
level
shared memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP16265281A
Other languages
English (en)
Inventor
Mitsuo Takakura
高倉　満郎
Kazuhiko Shimoyama
和彦 下山
Tadashi Okamoto
正 岡本
Noboru Azusawa
梓沢　昇
Osao Yoshida
吉田　長生
Yutaka Saito
裕 斉藤
Takakazu Sakurai
桜井　孝員
Susumu Kitani
木谷　進
Yuji Kikuchi
菊池　雄司
Yoshihiro Uekane
上金　良博
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
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Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP16265281A priority Critical patent/JPS5864558A/ja
Publication of JPS5864558A publication Critical patent/JPS5864558A/ja
Pending legal-status Critical Current

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Classifications

    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/10—Program control for peripheral devices
    • G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
    • G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer

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  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Multi Processors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は上位計算機と下位計算機群により構成されるハ
イアラキ計算機システムにおいてプロセス入出力装置を
共有し、安価な計算機システムを提供することを目的と
するものである。
従来のハイアラキ計算機システムを第１図および第２図
を用いて説明する。従来のハイアラキ計算機システムは
、上位計算機１、下位計算機群２、プロセス入出力装置
３、および上位計算機１と下位計算機群２の結合装置４
より構成されており制御対象５を制御している。また下
位計算機６は第２図に示すように処理装置７、プログラ
ムおよびデータ用のメモリ８、結合装置４とのリンケー
ジ装置９を各々持ち、制御対象５との間をプロセス入出
力装置３で結合している。かかるシステムにおいては次
のような欠点がある。
１）各々の下位計算機６が各々独立にプロセス入出力装
置３を保有するため価格が高い。
２）各々の下位計算機６がデータメモリとしてのメモリ
もメモリ８として固有にもつため、曲の下位計算機６の
データは結合装置４を経由して授受する必要があり、か
つ伝送プログラムを介して転送しているため、実効転送
速度が遅い。
したがって、かかるシステムをオンラインプロセス分散
制御に適用する場合にはこの部分の応答性の制約が大き
い。
以下に本発明による計算機システムを説明する。
第３図は本発明による計算機システム構成を示す。すな
わち、下位計算機群２の中の任意の１台の下位計算機６
によりプロセス入出力装置３を介して制御対象５とのデ
ータの授受を行なう。このデータは下位計算機群２およ
び」二位計算機１が必要とするすべてのデータを含むよ
うにする。下位計算機群２が必要とするデータ、および
下位計算機群２で処理し、制御対象５の制御ｆｌｉｌに
使用するデータは結合装置４を介して共有メモリ１０に
格納する。
第４図は本発明による下位計算機６の構成である。第２
図と比較すると構成は従来の下位組算機６と同一であり
、既存の一計算機を使用することができる。
第５図は本発明による共有メモリ１０の使用法を示す一
実施例である。下位計算機６のデータメ（３） モリのアドレスエリアを第５図に示すように割り当てる
。すなわち、共有メモリ１０のアドレスは下位計算機６
のデータメモリ、・アドレスエリアと同一とし、各々の
下位計算機６のデータメモリは上記アドレスの一部分を
用い、下位計算機６間のデータメモリ・アドレスエリア
が互いに重ならぬように割り当てる。そして結合装置４
内に下位計算機６間で互いに自己のデータメモリエリア
以外は書込み禁止を行なう機能を設けておくことにより
、池の計算機によるデータメモリの破壊を防止すること
ができる。
【図面の簡単な説明】
第１図は従来の計算機システムの構成図、第２図は従来
の下位計算機の構成図、第３図は本発明による計算機シ
ステムの構成図、第４図は下位計算機構成図、第５図は
共有メモリのア゛ドレス割り当てを示す図である。 １・・・上位計算機、２・・・下位計算機群、３・・・
プロセス入出力装置、４・・・結合装置、５・・・制御
対象、６￥＋ＩＩＤ 第２０ 佑　３　（２） 浩　４　ｚ 第１頁の続き ■゛発　明　者　吉田長生 日立重大みか町５丁目２番１号 株式会社日立製作所犬みか工場 内 ０２発　明　者　斉藤裕 日立重大みか町５丁目２番１号 株式会社日立製作所犬みか工場 内 ０．発　明　者　桜井孝員 日立重大みか町５丁目２番１号 株式会社日立製作所犬みか工場 内 ０発　明　者　木谷進 日立重大みか町５丁目２番１号 株式会社日立製作所犬みか工場 内 （７２・発　明　者　菊池雌用 日立重大みか町５丁目２番１号 株式会社日立製作所犬みか工場 内 Ｑ縫合　明　者　上金良博 日立重大みが町５丁目２番１号 株式会社日立製作所犬みが工場

Claims (1)

    【特許請求の範囲】
  1. １、上位計算機１と下位計算機群２から成るハイアラキ
    計算機システムにおいて、プロセス入出力装置と、前記
    下位計算機群の何れの下位計算機からもアクセス可能な
    共有メモリと、前記下位計算機群と共有メモリ、および
    前記上位計算機と共有メモリを結合するだめの結合装置
    とを設け、共有メモリのデータエリアを下位計算機群の
    夫々に１エリアずつ割当て、かつプロセス入出力装置は
    前記下位計算機群の任意の１台の下位計算機に接続し、
    この下位計算機がプロセス情報を共有メモリとの間で集
    配し、下位計算機群は共有メモリの各々割当てられたエ
    リアと情報を授受し、上位計算機は結合装置を介して共
    有メモリとの間でデータを授受することを特徴とする計
    算機システム。
JP16265281A 1981-10-14 1981-10-14 計算機システム Pending JPS5864558A (ja)

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JP16265281A JPS5864558A (ja) 1981-10-14 1981-10-14 計算機システム

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JP16265281A JPS5864558A (ja) 1981-10-14 1981-10-14 計算機システム

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JPS5864558A true JPS5864558A (ja) 1983-04-16

Family

ID=15758688

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JP16265281A Pending JPS5864558A (ja) 1981-10-14 1981-10-14 計算機システム

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01140368A (ja) * 1987-11-27 1989-06-01 Tokyo Electric Power Co Inc:The サイクリックマルチプロセッサシステム

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS54148346A (en) * 1978-05-12 1979-11-20 Yokogawa Hokushin Electric Corp Memory access system for multi-processor system
JPS5523504A (en) * 1978-07-10 1980-02-20 Yokogawa Hokushin Electric Corp Message communication system in multi-processor

Patent Citations (2)

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