JPH01146196A - リフレツシユ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＤＲＡＭのリフレッシュ方式に関するもので、
外部より見てあたかもリフレッシュ動作が不用の如きＤ
ＲＡＭを提供しようとするものである。

〔従来の技術〕

従来例は特開昭６１−４５４９３に記載のようにＣＰＵ
等メモリの外部からリフレッシュを制御しようとし、又
電流ピーク値制御も特開昭６０−１３３９７に記載の如
くメモリＩＣ外でＩＣ毎にリフレッシュを分散させよう
としている。

〔発明が解決しようとする問題点〕

上記従来技術はＩＣメモリ外部でリフレッシュの制御を
行う様になっているので、その制御回路やリフレッシュ
中はＣＰＵからのアクセスが出来ない等の不便があった
。

本発明は常時アクセス可能なりＲＡＭやリフレッシュピ
ーク電流値の小さなメモリを提供する事にある。

〔問題点を解決するための手段〕

上記目的は外部より指定される行アドレスのメモリセル
マトリックス中のその行のデータを格納するＹデコーダ
と独立なリフレッシュ用Ｙデコーダを設け、どちらのＹ
デコーダに特定行のデータを接続するかを決定するパス
アービタにより外部アクセスと内部リフレッシュを両立
させ、リフレッシュすべき行数とメモリセル放電特性に
より定まる周期でリフレッシュを行わせると同時に再書
き込みを分割して行わせる事によりリフレッシュ電流と
そのピーク電流減少が達成される。

〔作用〕

外部アクセスがあるとＸ行アクセス決定部は外部アクセ
ス行（Ｘｉ行）をメモリセルマトリックス（ｍ行ｎ列）
に送り、ＹデコーダＡ（従来と同じ読み書き用）にメモ
リセルマトリックスのＸｉ行のデータｎ個を送り、記憶
させる。

その後リフレッシュすべき行（Ｘｉ行）があればＹデコ
ーダＢ（新規設置のリフレッシュ用）にメモリセルマト
リックスのＸ５行のデータｎ個を送り、又送り返す事で
波形整形すなわちリフレッシュを行う。

ＹデコーダＡの入出力処理が終わればメモリセルマトリ
ックスとＹデコーダＢとの接続をＹデコーダＡに変更し
、デコーダＡのデータをメモリセルマトリックスのＸｉ
行に書き込む事により通常アクセスとリフレッシュの両
立を計る。

〔実施例〕

以下、本発明を第１図〜第３図に従い説明する。

第１図は本発明の一実施例で図２はメモリ動作時の主要
信号線のタイ械ングを示し、第３図はスタンバイ状態の
タイミングを示す。

まず、第１図により本発明の構成を述べる。

■　情報を記憶するメモリ部はマトリックス状（ｍ行ｎ
列とするとｍＸｎビットの記憶容量とする）になってい
てその行の指定をする信号線１０４によりＸ行の位置が
定まると信号線１０６にその行のデータｎ個を信号切換
回路２を経由してＹデコーダＡ６かＹデコーダＢ７に出
力し、又そこからそれらの情報を受取る事もするメモリ
セルマトリックス１゜ ■　アドレス系信号のアドレスバッファ９経由の外部Ｘ
アドレス信号線１０１、リフレッシュ制御部４よりリフ
レッシュすべき行のアドレス信号線１１２およびＹデコ
ーダＢより書き込み終了信号を送る信号線１０８等が接
続され、それらの信号を利用してメモリスルマトリック
スの行を指定する信号を信号線１０４に出力する事と外
部アクセス信号切換回路２に信号線１０６と１０５を接
続する為の信号を信号線１０３に出力すると共にＹデコ
ーダＡ、Ｂからメモリセルマトリックス１に書き込みを
終了するとそれらの行データを信号線１１３によりリフ
レッシュ制御部４に送るＸ行アクセス決定部５゜■　外
部アドレス時のみ信号線１０３の信号で信号線１０６と
１０５を接続する様動作する信号切換回路２　（１０３
の信号がアクティブでなければ信号線１０６は１０７に
接続されている）。

■　外部アドレス駆動時メモリスルマトリックス１のあ
る行のデータを信号線１０５，１０６および信号切換回
路２経出で受取り、Ｙ系アドレス信号をアドレスバッフ
ァ９を経て信号線１０２から受取り、その指定されたア
ドレスの信号を信号線１１０を経てＤ　ｏｕｔバッファ
１０から出力する出力モードかＤｉｎバッファ８及びそ
の信号線１０９経由の入力信号を受取る入力モードかの
二つのモードを切換える機能とそれらの動作（入力ｏｒ
出力）終了後メモリセルマトリックス１のデータ再生の
為、信号線１０５゜１０６、信号切換回路２と逆方向に
メモリセルマトリックス１にデコーダＡのデータを送り
返す様動作するＹデコーダＡ６゜ ■　メモリセルマトリックス１のリフレッシュすべき行
のｎ個のデータを信号線１０６，１０７および信号切換
回路２を通して読み取り、又同じ行に書き込むと共に書
き込み終了を信号線１０８によりＸ行アクセス決定部５
に伝達するＹデコーダＢ７゜ ■　Ｘ行アクセス決定部５より信号線１１３を通してＹ
デコーダＡかＢからメモリセリマトリックス１に書き込
み終了した行のＸアドレスを受取り、リフレッシュすべ
き行の順列の最後尾にそのアドレスを記録し、リフレッ
シュすべき時間を決定するリフレッシュ制御信号発生部
より信号線１１１を通して送られる信号により前記順列
の先頭Ｘアドレスを信号線１１２よりＸ行アクセス決定
部５に送ると共にリフレッシュ必要行総数をリフレッシ
ュ周期を決定する資料として信号線１１４によりリフレ
ッシュ制御信号発生部１０に送る様動作するリフレッシ
ュ制御部４゜ ■　メモリセルマトリックス中の各セルの情報保持能力
（容量、リーク電流、温度等の関数）をＯＮｏ　ｒＯＦ
Ｆラインで伝達する信号線１１５とリフレッシュすべき
行数を送る信号線１１４からの信号を基にレフレツシュ
時間を決定し、それを信号線１１１を経てリフレッシュ
制御部４に送る様動作するリフレッシュ制御信号発生部
３゜ 次に動作をメモリマトリックス１のｉ行ｉ列を外部より
アクセスし、ｊ行をリフレッシュする場合を例にして説
明する。

まずＸアドレスＸｉ行信号がアドレスバッファ９を経由
して信号線１０１に第２図の如く信号を出力する。そう
するとＸ行アクセス決定部は信号線１０３，１０４に図
示の如き信号を出力する事によりメモリマトリックス１
のｉ行のデータが信号線１０６，１０５及び信号切換回
路２経由でＹデコーダへ６に送られる。

又同時に信号線１１３にＸｉアドレスを送りリフレッシ
ュ制御部４中のリフレッシュ待ち行列の順列中のＸｉア
ドレスを取り除き、そのＸｉアドレスより後にある行を
シフトしてＸｉの抜けた穴を埋める。

リフレッシュすべき時間（第２図ではＴｉとする。）が
くるとリフレッシュ制御信号発生部３より信号線１１１
に信号が出力され、リフレッシュ制御部４のリフレッシ
ュ待ち行列の先頭行ＸｊアドレスをＸ行アクセス決定部
５に信号線１１２により送る。決定部５はＸｉアドレス
を別に記憶し、信号線１０４にＸｊアドレスを送り出す
。信号切換回路２は信号、ｔｉｉ１０６と１０９を接続
しているのでメモリセルマトリックス１のＸｉのデータ
をＹデコーダＢ７に送り出すことが出来る。その同じデ
ータを同じルートを使用してメモリセルマトリックス１
のＸｉ行に書き込む事によりリフレッシュが行われる。

書き込みが行ねれると信号線１０８に終了情報が出力さ
れると決定部５はＸ５行アドレスを制御部４の待ち行列
の最後尾に設定させる。

時間をＴｊより少し前に戻し、ＹデコーダＡ６のデータ
処理を説明する０時刻ＴｉにＹ系アドレスＹｉ列データ
が信号線１０２に出力されるとＹデコーダへ６のｉ列目
のデータを信号、！！１１０を経由して出力する（Ｒｅ
ａｄモード）かＤｉｎバッファ８と信号線１０９経由の
入力データをｉ列目に入力する（Ｗｒｉｔｅモード）、
そして信号線１０１の変化をアクセス決定部５は検知し
、信号切換回路２を信号線１０５と１０６を接続させる
様信号線１０３に信号を出力し、記憶していたＸｉアド
レスを信号線１０４に出力し、ＹデコーダＡ６の情報を
メモリセルマトリックス１のＸｉ行に書き込む様にする
。同時に信号線１１３にＸｉの信号を出力し、リフレッ
シュ制御部４はＸｉアドレスをリフレッシュ待ち行列の
最後尾に設定する。もしリフレッシュすべき時刻がＴｊ
より前になると外部アクセスを優先させる為ある時間リ
フレッシュ動作を保留させる様信号発生部の周期設定を
行うものとする。

スタンバイ状態を第３図により説明する。

外部アドレス駆動ではないので信号線１１３は“Ｈ”状
態になっている。その為信号切換回路は信号線１０６と
１０９を接続している。リフレッシュすべき９行が決定
部５に入力されると信号線１０４にその行が出力される
のでメモリセルマトリックス１はその行を信号線１０６
に出力する。

この後の動作は前述したものに準する。

この様にして動作中もスタンバイ状態でもリフレッシュ
を行う事が出来る。

〔発明の効果〕

本発明によれば、メモリのユーザ側はリフレッシュを考
慮する必要がなくなるので、それに要した回路が不用に
なり、かつ４＋ｍ５（２５６Ｋ　　ＤＲＡＭの場合）毎
に２００ｍ５位のリフレッシュ時間も不用になるのでメ
モリ利用効率が上昇する。

メーカー側はリフレッシュ関係のテスト時間が短縮出来
る効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示す図、第２図。 第３図は主な信号のタイミングを示す図である６１・・
・メモリセルマトリックス、２・・・信号切換回路、３
・・・リフレッシュ制御信号発生部、４・・・リフレッ
シュ制御部、５・・・Ｘ行アクセス決定部、６・・・Ｙ
デコーダＡ（通常読み書き用）、７・・・ＹデコーダＢ
（リフレッシュ用）、８・・・Ｄｉｎバッファ、９・・
・アドレスバッファ、１０・・・Ｄ　ｏｕｔバッファ、
１０１・・・信号線（外部Ｘ行アドレス用）、１０２・
・・信号１（外部Ｙ列アドレス用）、１０３・・・信号
線（信号切換回路の信号線１０５と１０６接続用）、１
０４・・・信号線（メモリセルマトリックスの行設定用
）、１０５・・・信号線（メモリセルの列情報用）、１
０６〜１０７・・・同上、１０Ｂ・・・信号線（Ｙデコ
ーダＢの書き込み終了信号）、１０９・・・信号線　、
（入力信号）、１１０・・・信号線（出力信号）、１１
１・・・信号線（リフレッシュ開始信号）、１１２・・
・信号線（リフレッシュすべき行）、１１３・・・信号
線（リフレッシュ待ち行列の登録ｏｒ削除行）、１１４
・・・信号線（リフレッシュすべき行の総数）、第２０ Ｉシ１ｊＹＪ７）し）（ 冨３図 χと７ｒし又 尺χ７「レス

Claims (1)

1. 【特許請求の範囲】 １、外部ＣＰＵ等より当該メモリをアクセスすると従来
   品と同じくアクセスされた行（情報記録部はｍ行ｎ列の
   マトリックスを形成しているものとする）の全データを
   Ｙデコーダなるブロックに出力するがメモリ内部に独立
   した新しいＹデコーダを設け、列アドレス信号処理およ
   び前者のＹデユーダ入出力処理時間中にリフレッシュす
   べき行があればその行のデータを後者のデコーダに呼び
   出し又書き込む様構成したことを特徴とするリフレッシ
   ュ回路。 ２、特許請求の範囲第１項において、メモリセルマトリ
   ックスの列数をｎとするとＹデコーダ部はｎ個のデータ
   を保有し、そのｎ個のデータを２回以上に分割して再書
   き込みを行わせる事によりリフレッシュ電流のピーク値
   を減少させる如く構成したことを特徴とするリフレッシ
   ュ回路。 ３、特許請求の範囲第１項において、レフレツシユすべ
   き行の登録は外部よりアクセスされた行のみを登録し、
   その登録行が少ない時はレフレツシユ電流を減少させる
   如く構成したことを特徴とするリフレッシュ回路。 ４、特許請求の範囲第１項または第３項において、リフ
   レッシュすべき行の時間間隔はメモリセル中の放電特性
   とリフレッシュすべき行の登録行数に依有する如く構成
   したことを特徴とするリフレッシュ回路。