JPH01146361A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH01146361A JPH01146361A JP62305302A JP30530287A JPH01146361A JP H01146361 A JPH01146361 A JP H01146361A JP 62305302 A JP62305302 A JP 62305302A JP 30530287 A JP30530287 A JP 30530287A JP H01146361 A JPH01146361 A JP H01146361A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- insulating substrate
- crystal
- silicide layer
- silicide
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明は５ｏＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎ５ｕｌａ
ｔｏｒ）構造の半導体装置に関し。
ｔｏｒ）構造の半導体装置に関し。
絶縁基体とＳｉ活性層との格子不整合に起因する結晶欠
陥の発生を抑止し、デバイスの高集積化。
陥の発生を抑止し、デバイスの高集積化。
高速化を目的とし、。
素子形成層と絶縁基体と、それらの間に挿入されたシリ
サイド層とを有する構成、あるいは素子形成層と絶縁基
体と、それらの間に交互に積層された。各１層以上のシ
リサイド層とシリコン層からなる多層構造とを有する構
成とする。
サイド層とを有する構成、あるいは素子形成層と絶縁基
体と、それらの間に交互に積層された。各１層以上のシ
リサイド層とシリコン層からなる多層構造とを有する構
成とする。
本発明はｓｏｒ構造の半導体装置に関する。
ＳＯ５（Ｓｉｌｉｃｏｎ Ｏｎ ５ａｐｐｈｉｒｅ）や
、 Ｓｉ基板上に形成されたマグネシャスピネル（Ｍｇ
Ｏ・ＡｌｚＯ＋）に代表される絶縁物上のＳｉ構造（Ｓ
ＯＴ）の半導体装置は次のような多くの優れた特徴があ
り、注目されている。
、 Ｓｉ基板上に形成されたマグネシャスピネル（Ｍｇ
Ｏ・ＡｌｚＯ＋）に代表される絶縁物上のＳｉ構造（Ｓ
ＯＴ）の半導体装置は次のような多くの優れた特徴があ
り、注目されている。
■ 基板容量が小さく、高速化がはかれる。
■ 高耐圧化がはかれる。
■ 耐放射線強化がはかれる。
■ ランチアンプがなく、誤動作しない。
ＳＯＳ構造は最も古くから開発され、技術的に一番進歩
したＳＯＩ構造であり、 ＭＯ３型トランジスタとして
一部実用化されている。
したＳＯＩ構造であり、 ＭＯ３型トランジスタとして
一部実用化されている。
し−かしながらサファイア結晶とＳｉ結晶との格子不整
合は約５．６％あり、このために発生する多数の結晶欠
陥によりバイポーラトランジスタへの適用は未だなされ
ていない。
合は約５．６％あり、このために発生する多数の結晶欠
陥によりバイポーラトランジスタへの適用は未だなされ
ていない。
特に、縦型バイポーラトランジスタに応用する場合、
Ｓｉ活性層のサファイア基板との界面側にコレクタ抵抗
を減らすために高濃度不純物ＳｉＮを最低数μｍの膜厚
で導入しなければならない。
Ｓｉ活性層のサファイア基板との界面側にコレクタ抵抗
を減らすために高濃度不純物ＳｉＮを最低数μｍの膜厚
で導入しなければならない。
しかしながら、 Ｓｉ層の膜厚を厚くすると微細な素子
間分離が困難となり、デバイスの高集積化。
間分離が困難となり、デバイスの高集積化。
高速化をはかる上で問題となる。
上記のように、サファイア結晶とＳｉ結晶との格子不整
合は約５．６％であるが、さらに、格子不整合の緩和を
はかったスピネル結晶を用いたＳＯ■構造でＭｇＯ・Ａ
ｌ２Ｏ３結晶とＳｉ結晶との格子不整合はＳｉの３格子
とＭｇＯ・ＡｈＯｚの２格子との間で約０．８％である
。
合は約５．６％であるが、さらに、格子不整合の緩和を
はかったスピネル結晶を用いたＳＯ■構造でＭｇＯ・Ａ
ｌ２Ｏ３結晶とＳｉ結晶との格子不整合はＳｉの３格子
とＭｇＯ・ＡｈＯｚの２格子との間で約０．８％である
。
このような、絶縁体とＳｉ結晶との格子不整合に起因す
る結晶欠陥は素子性能に悪影響を与えるため、集積回路
用の材料としてさらに薄膜で、高品位の結晶を得る技術
が望まれている。
る結晶欠陥は素子性能に悪影響を与えるため、集積回路
用の材料としてさらに薄膜で、高品位の結晶を得る技術
が望まれている。
本発明は、薄膜で、高品位のＳＯ■結晶を得て。
これを用いてバイポーラトランジスタの低コレクタ抵抗
化、高集積化、高速化を目的とする。
化、高集積化、高速化を目的とする。
上記問題点の解決は、素子形成層と絶縁基体と５それら
の間に挿入されたシリサイド層とを有する半導体装置、
あるいは素子形成層と絶縁基体と。
の間に挿入されたシリサイド層とを有する半導体装置、
あるいは素子形成層と絶縁基体と。
それらの間に交互に積層された。各１層以上のシリサイ
ド層とシリコン層からなる多層構造とを有する半導体装
置により達成される。
ド層とシリコン層からなる多層構造とを有する半導体装
置により達成される。
前記の絶縁基体にサファイア基板、もしくは半導体基板
上に形成されたマグネシャスピネル結晶を、前記シリサ
イド層はＮ１５Ｉｚ ＋ もしくはＣｏ５１ｚを用い
ると結晶欠陥の少ない高品質のＳＯＴ構造が得られる。
上に形成されたマグネシャスピネル結晶を、前記シリサ
イド層はＮ１５Ｉｚ ＋ もしくはＣｏ５１ｚを用い
ると結晶欠陥の少ない高品質のＳＯＴ構造が得られる。
また、バイポーラトランジスタにおいては前記シリサイ
ド層、あるいは多層構造をコレクタ引き出し層に使用す
れば、薄膜で低コレクタ抵抗が実現でき、素子の微細化
が可能となる。
ド層、あるいは多層構造をコレクタ引き出し層に使用す
れば、薄膜で低コレクタ抵抗が実現でき、素子の微細化
が可能となる。
本発明者により最近開発されたシリサイド気相成長法に
より、絶縁体上にＮｉＳｉ、やＣｏ５１ｚ等のシリサイ
ド結晶をエピタキシャル成長できるようになった。
より、絶縁体上にＮｉＳｉ、やＣｏ５１ｚ等のシリサイ
ド結晶をエピタキシャル成長できるようになった。
本発明はこの技術を用いて、絶縁体上にシリサイド結晶
、あるいはシリサイド結晶／Ｓｉ結晶の多層構造を形成
し、この上にＳｉ活性層を成長したものである。
、あるいはシリサイド結晶／Ｓｉ結晶の多層構造を形成
し、この上にＳｉ活性層を成長したものである。
次に、これらの中間バッファ層の機能を説明する。
（１） シリサイド結晶
（ａｌ ＳＯＳ構造：
格子定数はＣｏＳ ｉ ２が５．３６人、 Ｎ１５ｉｚ
が５．４１人でいずれもＳｉに比し小さく９例えばＣｏ
Ｓ ｉ ｚはサファイアとの格子不整合は４．１％で、
Ｓｉ／サファイア□間の５．６％に比し約３０％整合
性が向上する。第５↓ 図のＸ線回折パターンより分かように、 Ｃｏ５１ｚ／
サファイア結晶の方がＳｉ／サファイア結晶より半値幅
が小さく、結晶性が改善されている。
が５．４１人でいずれもＳｉに比し小さく９例えばＣｏ
Ｓ ｉ ｚはサファイアとの格子不整合は４．１％で、
Ｓｉ／サファイア□間の５．６％に比し約３０％整合
性が向上する。第５↓ 図のＸ線回折パターンより分かように、 Ｃｏ５１ｚ／
サファイア結晶の方がＳｉ／サファイア結晶より半値幅
が小さく、結晶性が改善されている。
（ｂｌスピネル結晶を用いたＳｏｌ構造：Ｓｉ結晶／Ｍ
ｇＯ・Ａｌ２Ｏ３結晶の格子不整合はＳｉの３ 格子ト
ＭｇＯ・Ａｌ２Ｏ，（７） ２格子トノ間で約＋０．８
％であるが、 Ｃｏ５１ｚ結晶／ ＭｇＯ・Ａｌｚ（ｈ
結晶の格子不整合は約−０，５％であり、約４０％整合
性が向上する。
ｇＯ・Ａｌ２Ｏ３結晶の格子不整合はＳｉの３ 格子ト
ＭｇＯ・Ａｌ２Ｏ，（７） ２格子トノ間で約＋０．８
％であるが、 Ｃｏ５１ｚ結晶／ ＭｇＯ・Ａｌｚ（ｈ
結晶の格子不整合は約−０，５％であり、約４０％整合
性が向上する。
（２） シリサイド結晶／Ｓｉ結晶の多層構造さらに
、格子不整合による結晶欠陥を抑止する方法として、相
似する構造を持つ結晶を交互に成長して超格子構造とす
ることは知られている。
、格子不整合による結晶欠陥を抑止する方法として、相
似する構造を持つ結晶を交互に成長して超格子構造とす
ることは知られている。
本発明は前記成長技術を用いて、絶縁体上に各層の厚さ
が数１０〜数１００人のシリサイド結晶とＳｉ結晶を交
互に成長し、厚さ０．１〜１μｍの多層構造を形成し、
この上にＳｉ素子形成層を成長することにより、それぞ
れの界面で結晶欠陥を横方向に発散させるか、ループ状
に閉じ込めるようにしたものである。
が数１０〜数１００人のシリサイド結晶とＳｉ結晶を交
互に成長し、厚さ０．１〜１μｍの多層構造を形成し、
この上にＳｉ素子形成層を成長することにより、それぞ
れの界面で結晶欠陥を横方向に発散させるか、ループ状
に閉じ込めるようにしたものである。
この場合、 ＮｉＳｉ、とＳｉ、およびＣｏ５１ｚとＳ
ｔの格子不整合はそれぞれ約０．４％と１．３％である
。
ｔの格子不整合はそれぞれ約０．４％と１．３％である
。
第１図は第１の発明の一実施例を説明するバイポーラト
ランジスタの模式断面図である。
ランジスタの模式断面図である。
図において、ｌはサファイア基板、２′はＮ１５ｉｚ、
Ｃｏ５１ｚ等のシリサイド層、３はＳｉ活性層でコレク
タ領域、４はベース領域、５はエミッタ領域、６はコレ
クタコンタクト領域、７は５ｉ０２素子分離領域である
。
Ｃｏ５１ｚ等のシリサイド層、３はＳｉ活性層でコレク
タ領域、４はベース領域、５はエミッタ領域、６はコレ
クタコンタクト領域、７は５ｉ０２素子分離領域である
。
製造工程の概略は次のようである。
前記のシリサイド成長法を用いて。
面指数（１０１２）のサファイア基板上に厚さ約０．７
μｍで面指数（１００）のＣｏＳｉ２結晶をエピタキシ
ャル成長する。
μｍで面指数（１００）のＣｏＳｉ２結晶をエピタキシ
ャル成長する。
Ｃｏ５１ｚのエピタキシャル成長条件は次のようである
。
。
■ 基板： （ｆｏ１２）のサファイア基板■ 原料
ガス： ５ｉＣ１ａ、 Ｈｅバブル流量（２０℃）１０
ｃｃ ／分。
ガス： ５ｉＣ１ａ、 Ｈｅバブル流量（２０℃）１０
ｃｃ ／分。
■ 固体原料： ＣｏＣ１ｚ、保持温度７００℃。
キャリア（Ｈｅ）流量５１／分。
■ 成長温度：８８０℃。
■ 反応ガス： Ｈｚ／Ｈｅ、混合比２０％。
■ 成長速度：５００人／分。
この後は通常の工程によりＳｉ活性層３を成長しく成長
温度９００〜１０００℃）、素子形成を行う。
温度９００〜１０００℃）、素子形成を行う。
第２図は第１の発明の他の実施例を説明するバイポーラ
トランジスタの模式断面図である。
トランジスタの模式断面図である。
図において、１１はＳｉ基板、１１′はＮ１５ｉｚ、Ｃ
ｏ５１ｚ等の基板側シリサイド層、１２は５ｉ０２層、
１３はＭｇ０−Ａｌ２Ｏ３層、２′はＮ１５ｉｚ、Ｃ０
５ｉｚ等の活性層側シリサイド層でコレクタ引き出し層
、３はＳｉ活性層でコレクタ領域、４はベース領域、５
はエミッタ領域、６はコレクタコンタクｊ−領域、７は
５ｉＯ１素子分離領域である。
ｏ５１ｚ等の基板側シリサイド層、１２は５ｉ０２層、
１３はＭｇ０−Ａｌ２Ｏ３層、２′はＮ１５ｉｚ、Ｃ０
５ｉｚ等の活性層側シリサイド層でコレクタ引き出し層
、３はＳｉ活性層でコレクタ領域、４はベース領域、５
はエミッタ領域、６はコレクタコンタクｊ−領域、７は
５ｉＯ１素子分離領域である。
製造工程の概略は次のようである。
■ Ｓｉ基板上にＣｏ５１ｚ ｆｉｌｌ ’をエピタキ
シャル成長。（反応ガスはＳｉＣｌ２−ＣｏＣＩｚ−Ｈ
ｚ／ｌｌｅ系、成長温度８００〜１０００℃） ■ 本発明者が既、に開発した絶縁物気相エピタキシャ
ル成長法を用いて、厚さ０．２μｍのＭｇＯ・ＡｌｚＯ
：＋ ７１１３のエピタキシャル成長。
シャル成長。（反応ガスはＳｉＣｌ２−ＣｏＣＩｚ−Ｈ
ｚ／ｌｌｅ系、成長温度８００〜１０００℃） ■ 本発明者が既、に開発した絶縁物気相エピタキシャ
ル成長法を用いて、厚さ０．２μｍのＭｇＯ・ＡｌｚＯ
：＋ ７１１３のエピタキシャル成長。
（反応ガスはＭｇＣｌ ｚ−ＡＩＣｈ−Ｃ（ｈ−Ｈｚ系
、成長温度９００〜１０００℃） ■ ウェット酸化（酸化温度１０００℃）。
、成長温度９００〜１０００℃） ■ ウェット酸化（酸化温度１０００℃）。
ＭｇＯ・Ａｌ２Ｏ３層１３を通して、下層のＣｏＣ１，
層１１′の一部を酸化することにより厚さ約１μｍのＳ
ｉＯ□層１２全１２する。
層１１′の一部を酸化することにより厚さ約１μｍのＳ
ｉＯ□層１２全１２する。
この層は、ウェハの反りを緩和し、高耐圧化がはかれる
役目を持つ。
役目を持つ。
■ 活性層側シリサイド層（コレクタ引き出し層）とし
て厚さ０．７μｍのＣｏ５１ｚ層２′を成長。
て厚さ０．７μｍのＣｏ５１ｚ層２′を成長。
（成長温度８ＯＯ〜１０００℃）
この後は通常の工程によりＳｉ活性層３を成長し。
素子形成を行う、。
第３図は第２の発明の一実施例を説明するバイポーラト
ランジスタの模式断面図である。
ランジスタの模式断面図である。
図において、１はサファイア基板、２は多層構造でコレ
クタ引き出し層、 ２ＡはのＮ１５ｉｚ、Ｃｏ５１ｚ等
のシリサイド層、 ２ＢはＳｉ層、３はＳｉ活性層でコ
レクタ領域、４はベース領域、５はエミッタ領域。
クタ引き出し層、 ２ＡはのＮ１５ｉｚ、Ｃｏ５１ｚ等
のシリサイド層、 ２ＢはＳｉ層、３はＳｉ活性層でコ
レクタ領域、４はベース領域、５はエミッタ領域。
６はコレクタコンタクト領域、７は５ｉｎ２素子分離領
域である。
域である。
第４図は第２の発明の他の実施例を説明するバ・イポー
ラトランジスタの模式断面図である。
ラトランジスタの模式断面図である。
図において、１１はＳｉ基板、１２はＳｉＯ□層、１３
はＭｇ０−Ａｌ２Ｏ３層、２は多層構造でコレクタ引き
出し層、 ２ＡはＮ１５ｉｚ、Ｃｏ５１ｚ等のシリサイ
ド層、 ２ＢはＳｉ層、３はＳｉ活性層でコレクタ領域
、４はベース領域、５はエミッタ領域、６はコレクタコ
ンタクト領域、７は５ｉ０２素子分離領域である。
はＭｇ０−Ａｌ２Ｏ３層、２は多層構造でコレクタ引き
出し層、 ２ＡはＮ１５ｉｚ、Ｃｏ５１ｚ等のシリサイ
ド層、 ２ＢはＳｉ層、３はＳｉ活性層でコレクタ領域
、４はベース領域、５はエミッタ領域、６はコレクタコ
ンタクト領域、７は５ｉ０２素子分離領域である。
第３図、第４図のシリサイド／Ｓｉ多層構造は作用の欄
で説明した諸元を用いる。
で説明した諸元を用いる。
第１図〜第４図のシリサイド層、またはシリサイド／Ｓ
ｉ多層構造は低抵抗（抵抗率ρ＝ ２Ｘ１０−５Ωｃｍ
）であり、厚さ０．１〜１μｍの薄膜で十分コレクタ抵
抗を下げることができる。
ｉ多層構造は低抵抗（抵抗率ρ＝ ２Ｘ１０−５Ωｃｍ
）であり、厚さ０．１〜１μｍの薄膜で十分コレクタ抵
抗を下げることができる。
このように、基板と活性層間にシリサイド層。
またはシリサイド／Ｓｉ多層構造の導入により、その上
のＳｉ活性層は薄膜で高品位の結晶を得ることができる
ため、微小な素子間分離が可能となり。
のＳｉ活性層は薄膜で高品位の結晶を得ることができる
ため、微小な素子間分離が可能となり。
素子寸法を大幅に小さくでき、高集積化、高速化が達成
できる。
できる。
以上説明したように本発明によれば、 ＳＯＩ構造にお
いて、絶縁基体とＳｉ活性層との格子不整合に起因する
結晶欠陥の発生を抑止し、 Ｓｉ活性層は薄膜で高品位
の結晶を得ることができ、デバイスの高集積化、高速化
が達成できる。
いて、絶縁基体とＳｉ活性層との格子不整合に起因する
結晶欠陥の発生を抑止し、 Ｓｉ活性層は薄膜で高品位
の結晶を得ることができ、デバイスの高集積化、高速化
が達成できる。
第１図は第１の発明の一実施例を説明するバイポーラト
ランジスタの模式断面図。 第２図は第１の発明の他の実施例を説明するバイポーラ
トランジスタの模式断面図。 第３図は第２の発明の一実施例を説明するバイポーラト
ランジスタの模式断面図。 第４図は第２の発明の他の実施例を説明するバイポーラ
トランジスタの模式断面図。 第５図（１１，（２１はＳｉ／サファイア結晶とＣｏ５
１ｚ／サフアイア結晶のＸ線回折パターンである。 図において。 １はサファイア基板。 ２は多層構造でコレクタ引き出し層。 ２八はＮ１５ｉｚ、Ｃｏ５１ｚ等のシリサイド層。 ２ＢはＳｉｌ’ｉ１ ２′はＮ１５ｉｚ、Ｃｏ５１ｚ等のシリサイド層。 ３はＳｉ活性層でコレクタ領域。 ４はベース令頁域。 ５はエミッタ領域。 ６はコレクタコンタクト領域。 ７はＳｉＯ□素子分離領域。 １１はＳｉ基）反。 １１’はＮ１５ｉｚ、ＣｏＳｉ２等の基板側シリサイド
層。 １２はＳｉＯ□層。 ’ １３は？ＩｇＯ・へ１２０３層である。
ランジスタの模式断面図。 第２図は第１の発明の他の実施例を説明するバイポーラ
トランジスタの模式断面図。 第３図は第２の発明の一実施例を説明するバイポーラト
ランジスタの模式断面図。 第４図は第２の発明の他の実施例を説明するバイポーラ
トランジスタの模式断面図。 第５図（１１，（２１はＳｉ／サファイア結晶とＣｏ５
１ｚ／サフアイア結晶のＸ線回折パターンである。 図において。 １はサファイア基板。 ２は多層構造でコレクタ引き出し層。 ２八はＮ１５ｉｚ、Ｃｏ５１ｚ等のシリサイド層。 ２ＢはＳｉｌ’ｉ１ ２′はＮ１５ｉｚ、Ｃｏ５１ｚ等のシリサイド層。 ３はＳｉ活性層でコレクタ領域。 ４はベース令頁域。 ５はエミッタ領域。 ６はコレクタコンタクト領域。 ７はＳｉＯ□素子分離領域。 １１はＳｉ基）反。 １１’はＮ１５ｉｚ、ＣｏＳｉ２等の基板側シリサイド
層。 １２はＳｉＯ□層。 ’ １３は？ＩｇＯ・へ１２０３層である。
Claims (6)
- （１）素子形成層と絶縁基体と、それらの間に挿入され
たシリサイド層とを有することを特徴とする半導体装置
。 - （２）素子形成層と絶縁基体と、それらの間に交互に積
層された、各１層以上のシリサイド層とシリコン層から
なる多層構造とを有することを特徴とする半導体装置。 - （３）前記の絶縁基体はサファイア基板、もしくは半導
体基板上に形成されたマグネシャスピネル（ＭｇＯ・Ａ
ｌ＿２Ｏ＿３）結晶であり、前記シリサイド層はＮｉＳ
ｉ＿２、もしくはＣｏＳｉ＿２であることを特徴とする
特許請求の範囲第１項記載の半導体装置。 - （４）前記シリサイド層がコレクタ引き出し層であるこ
とを特徴とする特許請求の範囲第１項記載の半導体装置
。 - （５）前記の絶縁基体はサファイア基板、もしくは半導
体基板上に形成されたマグネシャスピネル（ＭｇＯ・Ａ
ｌ＿２Ｏ＿３）結晶であり、前記シリサイド層はＮｉＳ
ｉ＿２、もしくはＣｏＳｉ＿２であることを特徴とする
特許請求の範囲第２項記載の半導体装置。 - （６）前記多層構造がコレクタ引き出し層であることを
特徴とする特許請求の範囲第２項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62305302A JPH01146361A (ja) | 1987-12-02 | 1987-12-02 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62305302A JPH01146361A (ja) | 1987-12-02 | 1987-12-02 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01146361A true JPH01146361A (ja) | 1989-06-08 |
Family
ID=17943465
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62305302A Pending JPH01146361A (ja) | 1987-12-02 | 1987-12-02 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01146361A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1794806A4 (en) * | 2004-09-21 | 2011-06-29 | Ibm | METHOD OF COLLECTOR EDUCATION IN BICMOS TECHNOLOGY |
| US8169749B2 (en) | 2007-05-22 | 2012-05-01 | Hitachi Global Storage Technologies, Netherlands B.V. | Post-assembly head/disk offset adjuster |
-
1987
- 1987-12-02 JP JP62305302A patent/JPH01146361A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1794806A4 (en) * | 2004-09-21 | 2011-06-29 | Ibm | METHOD OF COLLECTOR EDUCATION IN BICMOS TECHNOLOGY |
| US8169749B2 (en) | 2007-05-22 | 2012-05-01 | Hitachi Global Storage Technologies, Netherlands B.V. | Post-assembly head/disk offset adjuster |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5463040B2 (ja) | 局所的にＧｅを濃縮するステップを含む、絶縁層上に半導体を製造するステップ | |
| JPH06507274A (ja) | 準安定第１５族合金の酸化物および窒化物および第１５族元素の窒化物およびそれらから形成された半導体装置 | |
| JP2746225B2 (ja) | 半導体装置及びその製造方法 | |
| JP5065676B2 (ja) | 基板上に歪層を製造する方法及び層構造 | |
| JPH03132055A (ja) | 半導体基板の製造方法 | |
| JP2006524426A (ja) | 基板上に歪層を製造する方法と層構造 | |
| JPS5820141B2 (ja) | 半導体装置 | |
| JPH01146361A (ja) | 半導体装置 | |
| US20070087514A1 (en) | SOI substrate with selective oxide layer thickness control | |
| JP2801704B2 (ja) | 半導体基板の製造方法 | |
| JPS5860556A (ja) | 半導体装置の製法 | |
| JP3465765B2 (ja) | Ｉｇｂｔ用半導体基板の作製方法 | |
| JPS62202559A (ja) | 半導体装置及びその製造方法 | |
| JPH03292723A (ja) | シリコン単結晶薄膜の作製方法 | |
| JPH0344937A (ja) | バイポーラトランジスタ及びその製造方法 | |
| JP4149966B2 (ja) | 半導体基板と半導体基板の製造方法 | |
| JPH01162324A (ja) | 半導体装置及びその製造方法 | |
| JPS5833702B2 (ja) | 半導体基体の製法 | |
| JPS6060716A (ja) | 半導体基板の製造方法 | |
| CN114038790A (zh) | 保护半导体器件沟道的器件制作方法 | |
| JP2006080486A (ja) | エピタキシャル膜の形成方法と、これを用いた薄膜形成方法、及び半導体装置の製造方法 | |
| JPS5818939A (ja) | 単結晶シリコン薄膜の製造方法 | |
| JPS60144953A (ja) | 半導体ウエハ | |
| JPS61155289A (ja) | 化合物半導体単結晶の製造方法 | |
| JPS59127841A (ja) | 半導体装置の製造方法 |