JPH01146364A - Ｍｉｓ型半導体装置及びその製造方法 - Google Patents
Ｍｉｓ型半導体装置及びその製造方法Info
- Publication number
- JPH01146364A JPH01146364A JP30615487A JP30615487A JPH01146364A JP H01146364 A JPH01146364 A JP H01146364A JP 30615487 A JP30615487 A JP 30615487A JP 30615487 A JP30615487 A JP 30615487A JP H01146364 A JPH01146364 A JP H01146364A
- Authority
- JP
- Japan
- Prior art keywords
- conductivity type
- type
- source
- channel region
- type source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 34
- 238000004519 manufacturing process Methods 0.000 title claims description 8
- 239000000758 substrate Substances 0.000 claims abstract description 9
- 238000000034 method Methods 0.000 claims description 2
- 238000009792 diffusion process Methods 0.000 abstract description 11
- 230000010354 integration Effects 0.000 abstract description 4
- 238000005468 ion implantation Methods 0.000 abstract description 3
- 108091006146 Channels Proteins 0.000 description 15
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 1
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 1
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 1
- 229910000676 Si alloy Inorganic materials 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- NVGOPFQZYCNLDU-UHFFFAOYSA-N norflurazon Chemical compound O=C1C(Cl)=C(NC)C=NN1C1=CC=CC(C(F)(F)F)=C1 NVGOPFQZYCNLDU-UHFFFAOYSA-N 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
この発明は、Ｍ Ｉ Ｓ （ｍｅｔａｌ −ｉｎｓｕｌ
ａｔａｒ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型半導体装置
及びその製造方法に関し、更に詳しくは、例えば２つの
信号線の切り換えを可能にする半導体装置及びその製造
方法に係るものである。
ａｔａｒ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型半導体装置
及びその製造方法に関し、更に詳しくは、例えば２つの
信号線の切り換えを可能にする半導体装置及びその製造
方法に係るものである。
［従来の技術］
従来、この種のＭＩＳ型半導体装置は、周知のように一
対のソース・ドレイン領域をチャネル領域の両側に接す
るように配設した構造である。例えば、第１２図に示す
ように、ｈｒ ｒ ｓ型半導体装置であるＭＯＳ）ラン
ジスタ（以下、！ｖｌ ＯＳ Ｆ ＥＴという）を用い
て、２つの信号線Ａ−Ｂ、Ａ’−Ｂ’を切り換えたい場
合、第１３図に示すようにＭＯ９ＦＥＴＩを夫々の信号
線Ａ−Ｂ、Ａ’−Ｂ′に接続し、夫々のＭｏ５ＦＥＴＩ
に逆の信号（図中、ＣはＨｉｇｈ、Ｃ’はＬｏｗを示し
ている）を与えることにより、Ａ−Ｂを導通させてＡ′
−Ｂ’を切ったり、Ａ’−Ｂ’を導通させてＡ−Ｂを切
ったりしている。
対のソース・ドレイン領域をチャネル領域の両側に接す
るように配設した構造である。例えば、第１２図に示す
ように、ｈｒ ｒ ｓ型半導体装置であるＭＯＳ）ラン
ジスタ（以下、！ｖｌ ＯＳ Ｆ ＥＴという）を用い
て、２つの信号線Ａ−Ｂ、Ａ’−Ｂ’を切り換えたい場
合、第１３図に示すようにＭＯ９ＦＥＴＩを夫々の信号
線Ａ−Ｂ、Ａ’−Ｂ′に接続し、夫々のＭｏ５ＦＥＴＩ
に逆の信号（図中、ＣはＨｉｇｈ、Ｃ’はＬｏｗを示し
ている）を与えることにより、Ａ−Ｂを導通させてＡ′
−Ｂ’を切ったり、Ａ’−Ｂ’を導通させてＡ−Ｂを切
ったりしている。
［発明が解決しようとする問題点］
しかしながら、このような従来のＭＩＳ型半導体装置を
用いた場合、信号線の数が増加するにつれてＭＩＳ型半
導体装置の数も増加して、それらの占める面積はＶＬＳ
Ｉ、ＵＬＳＩと素子が大規模化する程、無視できなくな
ってきており、集積化を妨げる問題点を有している。
用いた場合、信号線の数が増加するにつれてＭＩＳ型半
導体装置の数も増加して、それらの占める面積はＶＬＳ
Ｉ、ＵＬＳＩと素子が大規模化する程、無視できなくな
ってきており、集積化を妨げる問題点を有している。
本発明は、斯る従来の問題点に着目して創案されたもの
であって、素子の集積化を高めるＭＩＳ型半導体装置を
得んとするものである。
であって、素子の集積化を高めるＭＩＳ型半導体装置を
得んとするものである。
［問題点を解決するための手段］
そこで、この発明は、ゲート電極と、ゲート絶縁膜と、
チャネル領域が、夫々単一であるＭＩＳ型半導体装置に
おいて、前記チャネル領域を挾むように、第１導電型の
ソース・ドレイン領域と第２導電型のソース・ドレイン
領域の２対の領域を形成すると共に、前記ゲート電極の
電位により、第１導電型のソース・ドレイン領域のみ又
は第２導電型のソース・トレイン領域のみが電気的に導
通するよ゛うにしたことを、その解決手段としている。
チャネル領域が、夫々単一であるＭＩＳ型半導体装置に
おいて、前記チャネル領域を挾むように、第１導電型の
ソース・ドレイン領域と第２導電型のソース・ドレイン
領域の２対の領域を形成すると共に、前記ゲート電極の
電位により、第１導電型のソース・ドレイン領域のみ又
は第２導電型のソース・トレイン領域のみが電気的に導
通するよ゛うにしたことを、その解決手段としている。
また、第１導電型の半導体基体上に第２導電型の半導体
層を形成し、次に、前記半導体層上にゲート絶縁膜、ゲ
ート電極を順次形成し、次に、前記半導体層にチャネル
領域を設定して、さらに、該半導体層の該チャネル領域
を挾む位置に、第１導電型のソース・ドレイン領域と第
２導電型のソース・ドレイン領域を形成し、第１導電型
のソース・ドレイン領域を第２導電型のソース・ドレイ
ン領域よりも浅くすることを、その製造方法としている
。
層を形成し、次に、前記半導体層上にゲート絶縁膜、ゲ
ート電極を順次形成し、次に、前記半導体層にチャネル
領域を設定して、さらに、該半導体層の該チャネル領域
を挾む位置に、第１導電型のソース・ドレイン領域と第
２導電型のソース・ドレイン領域を形成し、第１導電型
のソース・ドレイン領域を第２導電型のソース・ドレイ
ン領域よりも浅くすることを、その製造方法としている
。
［作用］
チャネル領域を挾む第１導電型のソース・ドレイン領域
と第２導電型のソース・ドレイン領域に夫々信号線を接
続すれば、２本の信号線の切り換えが可能となる。
と第２導電型のソース・ドレイン領域に夫々信号線を接
続すれば、２本の信号線の切り換えが可能となる。
［実施例］
以下、この発明に係るＭＩＳ型半導体装置を実施例に基
づき説明する。
づき説明する。
第１図〜第５図は、製造方法を示している。
図中、ＩＯは、第１導電型の半導体基体としてのｎ型Ｓ
ｉ基板である。このｎ型Ｓｉ基板１０の表面に第２導電
型であるｐ型５ｉｌｉ４１１をエビタキンヤル成長させ
て形成する。
ｉ基板である。このｎ型Ｓｉ基板１０の表面に第２導電
型であるｐ型５ｉｌｉ４１１をエビタキンヤル成長させ
て形成する。
次に、ｐ型Ｓ＋層１１に第１導電型であるｎ゛型のソー
ス拡散層（ソース領域）１２とｎ°型のドレイン拡散層
（トレイン領域）１３を浅くイオン注入により形成する
。
ス拡散層（ソース領域）１２とｎ°型のドレイン拡散層
（トレイン領域）１３を浅くイオン注入により形成する
。
次いで、前記ｐ型Ｓｉ層ＩＩに、第２導電型であるｐ゛
型のソース拡散層１４及びドレイン拡散層１５を、前記
ソース・ドレイン拡散層１２．１３よりも深く、しかも
第６図に示すように、ｎ゛型のソース・ドレイン拡１牧
層１２．１３と当該ｐ゛型のソース・ドレイン拡散層１
４．１５とが、ｐ型Ｓｉ居ＩＩに画成されるチャネル領
域１６を挾んで互いに直交する位置にイオン注入を行っ
て形成する。
型のソース拡散層１４及びドレイン拡散層１５を、前記
ソース・ドレイン拡散層１２．１３よりも深く、しかも
第６図に示すように、ｎ゛型のソース・ドレイン拡１牧
層１２．１３と当該ｐ゛型のソース・ドレイン拡散層１
４．１５とが、ｐ型Ｓｉ居ＩＩに画成されるチャネル領
域１６を挾んで互いに直交する位置にイオン注入を行っ
て形成する。
そして、ｐ型Ｓｉ層１１の表面に、ゲート絶縁膜としテ
＋７） Ｓ ｉ Ｏ！膜１７を形成し、Ｓｉｎ、膜１７
の表面にゲート電極１８を形成する。さらに、５ｉｎ２
でなる保護膜１９を形成してＭＯＳＰＥＴ２Ｏが完成さ
れる。
＋７） Ｓ ｉ Ｏ！膜１７を形成し、Ｓｉｎ、膜１７
の表面にゲート電極１８を形成する。さらに、５ｉｎ２
でなる保護膜１９を形成してＭＯＳＰＥＴ２Ｏが完成さ
れる。
このようにして製造されたＭＯＳＰＥＴ２Ｏは、第７図
に示すような等両回路で表わすことができ、図中Ａ−Ｂ
、Ａ’−Ｂ’の２本の信号線をＡ−Ｂのみ又はＡ ’−
Ｉ３ ’のみを電気的に導通することが可能である。
に示すような等両回路で表わすことができ、図中Ａ−Ｂ
、Ａ’−Ｂ’の２本の信号線をＡ−Ｂのみ又はＡ ’−
Ｉ３ ’のみを電気的に導通することが可能である。
以下、ＭＯＳＰＥＴ２Ｏの動作について説明する。
本発明においてチャネル領域Ｉ６は、例えばゲート電極
１８の端子Ｃにかける電圧か“ＬＩ ｉ ｇ ｈ”（５
■）の時はｎ型のチャネルのみが形成され、“Ｌ ｏ
ｗ” （ＯＶ）の時はｐ型のチャネルのみが形成するよ
うになっている。
１８の端子Ｃにかける電圧か“ＬＩ ｉ ｇ ｈ”（５
■）の時はｎ型のチャネルのみが形成され、“Ｌ ｏ
ｗ” （ＯＶ）の時はｐ型のチャネルのみが形成するよ
うになっている。
即ち、例えばゲート電極１８かＯＶの時、チャネル領域
１６は、第１Ｏ図及び第１１図に示すように、空乏状態
となり上下部に空乏層１６ａ、１６ｂが形成され、中間
部はｐ型であるためｐ゛型のソース・ドレイン拡散層１
４． １５ （Ａ’−Ｂ’間）のみ導通状態となる。
１６は、第１Ｏ図及び第１１図に示すように、空乏状態
となり上下部に空乏層１６ａ、１６ｂが形成され、中間
部はｐ型であるためｐ゛型のソース・ドレイン拡散層１
４． １５ （Ａ’−Ｂ’間）のみ導通状態となる。
次に、ゲート電極１８に５Ｖの電圧を印加した時、チャ
ネル領域１６は、第８図及び第９図に示すように、大部
分が空乏状態となり空乏層１６ｃが形成され、ゲート電
極１８側の表面にｎ型反耘層１６ｄが形成される。その
ため、ｎ゛型のソース・ドレイン拡散層１２．１３ （
Ａ−２間）のみ導通状態となる。
ネル領域１６は、第８図及び第９図に示すように、大部
分が空乏状態となり空乏層１６ｃが形成され、ゲート電
極１８側の表面にｎ型反耘層１６ｄが形成される。その
ため、ｎ゛型のソース・ドレイン拡散層１２．１３ （
Ａ−２間）のみ導通状態となる。
以上、実施例について説明したが、この他に各種の設計
変更が可能であり、例えば、上記実施例にあっては、半
導体基体がｎ型で、チャネル領域がｐ型であったが、半
導体基体がｐ型でチャネル領域がｎ型であっても勿論よ
い。
変更が可能であり、例えば、上記実施例にあっては、半
導体基体がｎ型で、チャネル領域がｐ型であったが、半
導体基体がｐ型でチャネル領域がｎ型であっても勿論よ
い。
また、基体が絶縁体でその上にｎ型またはｐ型の半導体
層を形成しチャネル領域としてもよい。
層を形成しチャネル領域としてもよい。
また、上記実施例はＭＯＳＦＥＴであるが、ＭＩｓ型半
導体全般に本発明が適用できることは言うまてらない。
導体全般に本発明が適用できることは言うまてらない。
さらに、上記実施例における製造方法にあっても、各種
の設計変更が可能である。
の設計変更が可能である。
［発明の効果］
以上の説明から明らかなように、本発明に係るＭＩＳ型
半導体装置に依れば、例えば２本の信号線に要するスイ
ッチを１個で行うことが可能となり、信号線の多いＶＬ
Ｓ ｒさらにはＵＬＳＩなとの大規模な集積回路に本装
置を適用すれば、その取り付は面積を従来の半分の面積
に減少することができる。そのため、素子の集積性を高
める効果がある。
半導体装置に依れば、例えば２本の信号線に要するスイ
ッチを１個で行うことが可能となり、信号線の多いＶＬ
Ｓ ｒさらにはＵＬＳＩなとの大規模な集積回路に本装
置を適用すれば、その取り付は面積を従来の半分の面積
に減少することができる。そのため、素子の集積性を高
める効果がある。
第１図〜第５図は本発明に係るＭ ｒ Ｓ ５半導体装
置の製造方法における各工程を示す断面図、第６図はＭ
ＩＳ型半導体装置の平面説明図、第７図は等両回路を示
す回路図、第８図〜第１１図はＭＩｓ型半導体の動作を
示す断面図、第１２図は従来例を示す回路図、第１３図
は従来例を示す具体的な回路図である。 １０− ｎ型Ｓｉ基板、１１ ・ｐ型Ｓｉ層、１２゜１
４・・・ソース拡散層、１３．１５・・ドレイン拡散層
、１６・・チャネル領域、１８・・ゲート電極、２０
・・ＭＯＳ Ｆ ＥＴｏ 第１図 ＠２図 第３（５） 第６図 第７図 第８図 第９図 第１０図 第１１図
置の製造方法における各工程を示す断面図、第６図はＭ
ＩＳ型半導体装置の平面説明図、第７図は等両回路を示
す回路図、第８図〜第１１図はＭＩｓ型半導体の動作を
示す断面図、第１２図は従来例を示す回路図、第１３図
は従来例を示す具体的な回路図である。 １０− ｎ型Ｓｉ基板、１１ ・ｐ型Ｓｉ層、１２゜１
４・・・ソース拡散層、１３．１５・・ドレイン拡散層
、１６・・チャネル領域、１８・・ゲート電極、２０
・・ＭＯＳ Ｆ ＥＴｏ 第１図 ＠２図 第３（５） 第６図 第７図 第８図 第９図 第１０図 第１１図
Claims (2)
- （１）ゲート電極と、ゲート絶縁膜と、チャネル領域が
、夫々単一であるＭＩＳ型半導体装置において、 前記チャネル領域を挾むように、第１導電型のソース・
ドレイン領域と第２導電型のソース・ドレイン領域の２
対の領域を形成すると共に、前記ゲート電極の電位によ
り、第１導電型のソース・ドレイン領域のみ又は第２導
電型のソース・ドレイン領域のみが電気的に導通するよ
うにしたことを特徴とするＭＩＳ型半導体装置。 - （２）第１導電型の半導体基体上に第２導電型の半導体
層を形成し、次に、前記半導体層上にゲート絶縁膜、ゲ
ート電極を順次形成し、次に、前記半導体層にチャネル
領域を設定して、さらに、該半導体層の該チャネル領域
を挾む位置に、第１導電型のソース・ドレイン領域と第
２導電型のソース・ドレイン領域を形成し、第１導電型
のソース・ドレイン領域を第２導電型のソース・ドレイ
ン領域よりも浅くすることを特徴とするＭＩＳ型半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30615487A JPH01146364A (ja) | 1987-12-03 | 1987-12-03 | Ｍｉｓ型半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30615487A JPH01146364A (ja) | 1987-12-03 | 1987-12-03 | Ｍｉｓ型半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01146364A true JPH01146364A (ja) | 1989-06-08 |
Family
ID=17953699
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30615487A Pending JPH01146364A (ja) | 1987-12-03 | 1987-12-03 | Ｍｉｓ型半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01146364A (ja) |
-
1987
- 1987-12-03 JP JP30615487A patent/JPH01146364A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100356577B1 (ko) | 에스오아이 기판과 그 제조방법 및 이를 이용한에스오아이 엠오에스에프이티 | |
| JPS61168253A (ja) | 高耐圧ｍｏｓ電界効果半導体装置 | |
| KR20100067566A (ko) | 반도체 소자 및 이의 제조 방법 | |
| JPH02210871A (ja) | 半導体装置 | |
| JPH07142731A (ja) | パワーデバイスおよびそれを形成するための方法 | |
| JPH01146364A (ja) | Ｍｉｓ型半導体装置及びその製造方法 | |
| JPH01111378A (ja) | 縦型ｍｏｓ ｆｅｔ | |
| JPH0222868A (ja) | 絶縁ゲート電界効果トランジスタ | |
| JPS59121979A (ja) | 高耐圧絶縁ゲ−ト型半導体装置 | |
| TWI783417B (zh) | 半導體結構和操作電路 | |
| JPS6340376A (ja) | 電界効果型半導体装置 | |
| JPS61278164A (ja) | 双方向型薄膜半導体装置 | |
| JP2864499B2 (ja) | 電界効果型薄膜トランジスタ | |
| SE8903761D0 (sv) | Halvledarkomponent | |
| US6104070A (en) | Semiconductor device with reduced number of through holes and method of manufacturing the same | |
| JPH0378244A (ja) | 半導体装置 | |
| JPH04146627A (ja) | 電界効果型半導体装置およびその製造方法 | |
| JP2593640B2 (ja) | 絶縁ゲート型電界効果半導体装置 | |
| KR101319421B1 (ko) | 바이폴라 트랜지스터를 이용한 디스플레이 구동 장치 | |
| JPH01286367A (ja) | 縦型電界効果トランジスタ | |
| JPH01122154A (ja) | 半導体装置 | |
| JPH04318964A (ja) | 半導体装置およびその製造方法 | |
| JPS6220366A (ja) | 半導体装置 | |
| JPH01143253A (ja) | 半導体装置およびその製造方法 | |
| JPH0282569A (ja) | 半導体装置およびその製造方法 |