JPH01286367A - 縦型電界効果トランジスタ - Google Patents
縦型電界効果トランジスタInfo
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- JPH01286367A JPH01286367A JP63116110A JP11611088A JPH01286367A JP H01286367 A JPH01286367 A JP H01286367A JP 63116110 A JP63116110 A JP 63116110A JP 11611088 A JP11611088 A JP 11611088A JP H01286367 A JPH01286367 A JP H01286367A
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- gate electrode
- polysilicon gate
- electrode
- drain
- polysilicon
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- 230000005669 field effect Effects 0.000 title claims 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 21
- 229920005591 polysilicon Polymers 0.000 claims abstract description 21
- 239000000758 substrate Substances 0.000 abstract description 5
- 230000005684 electric field Effects 0.000 abstract description 4
- 238000009413 insulation Methods 0.000 abstract 1
- 230000015556 catabolic process Effects 0.000 description 4
- 230000006866 deterioration Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
Classifications
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
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- H10D30/668—Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/111—Field plates
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
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- H10D64/115—Resistive field plates, e.g. semi-insulating field plates
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
- H10D64/671—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor having lateral variation in doping or structure
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- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は縦型ＭＯ８ＦＥＴに関し、高耐圧・低容量（入
力、帰還容量）を有する縦型ＭＯ８Ｆ’ＥＴに関する。
力、帰還容量）を有する縦型ＭＯ８Ｆ’ＥＴに関する。
従来、縦型ＭＯ８ＦＥＴの低容量化のための構造として
は、第２図のように、ベース領域３間のチャネルを形成
する領域以外の部分の酸化膜６を厚くしたものや、第３
図のように、ベース領域３間のチャネルを形成する領域
以外の部分のゲート電極５を除去したものや、第４図の
ように、ベース領域３間にベース領域３とは電気的に接
続されないドレイン領域２とは反対導電型の領域９を設
けたもの等があった。
は、第２図のように、ベース領域３間のチャネルを形成
する領域以外の部分の酸化膜６を厚くしたものや、第３
図のように、ベース領域３間のチャネルを形成する領域
以外の部分のゲート電極５を除去したものや、第４図の
ように、ベース領域３間にベース領域３とは電気的に接
続されないドレイン領域２とは反対導電型の領域９を設
けたもの等があった。
上述した従来の縦型ＭＯ８ＦＥＴ素子ではベース領域３
間のドレイン領域２とゲート電極５との間でゲート電極
５のエッヂ部が存在するため電界集中がおこり、耐圧を
高くできにくい、あるいはドレイン領域２の電流径路に
反対導電型の領域９が存在するためオン抵抗が増大する
という欠点があった。
間のドレイン領域２とゲート電極５との間でゲート電極
５のエッヂ部が存在するため電界集中がおこり、耐圧を
高くできにくい、あるいはドレイン領域２の電流径路に
反対導電型の領域９が存在するためオン抵抗が増大する
という欠点があった。
本発明の縦型ＭＯ３ＦＥＴではこの様な不都合をなくす
ためにチャネルを形成する領域上の低抵抗率ポリシリコ
ンゲート電極間を平坦な形状で接続する高抵抗率のポリ
シリコン電極をベース領域間の領域に有している。本発
明によれば、低抵抗率のポリシリコンゲート電極をチャ
ネル部上に有し、ベース領域間上に高抵抗率のポリシリ
コンをポリシリコンゲート電極と平坦に連続して設ける
ことにより電界集中の起りやすいゲート電極のエッヂを
なくし高耐圧化を達成できる。またドレイン電流径路を
妨げない構造とすれば、耐圧劣化の他にオン抵抗増大が
なく低容量化を可能とすることができる。
ためにチャネルを形成する領域上の低抵抗率ポリシリコ
ンゲート電極間を平坦な形状で接続する高抵抗率のポリ
シリコン電極をベース領域間の領域に有している。本発
明によれば、低抵抗率のポリシリコンゲート電極をチャ
ネル部上に有し、ベース領域間上に高抵抗率のポリシリ
コンをポリシリコンゲート電極と平坦に連続して設ける
ことにより電界集中の起りやすいゲート電極のエッヂを
なくし高耐圧化を達成できる。またドレイン電流径路を
妨げない構造とすれば、耐圧劣化の他にオン抵抗増大が
なく低容量化を可能とすることができる。
次に、本発明について図面を参照して説明する。
第１図（ａ）は本発明の一実施例の素子全体図であり、
第１図（ｂ）は第１図（ａ）の素子部の断面図である。
第１図（ｂ）は第１図（ａ）の素子部の断面図である。
ここではｎチャネル型の縦型ＭＯ８ＦＥＴを例にして説
明する。
明する。
素子形成基板としてドレインとなる高濃度基板１上に低
濃度Ｎ−型のドレイン領域２をエピタキシャル成長によ
り形成したものを用いる。Ｐ型ベース３とＮ＋型ソース
４はポリシリコンゲートＮ極５ 、 ５ ’をマスクに
セルファラインで形成され、ポリシリコンゲート電極５
，５′はＰベース３間上で高抵抗率のゲート電極５′で
あり、その他の部分上では低抵抗率のゲート電極５で形
成されている。この場合、低抵抗率のポリシリコンゲー
ト電極５はＰ型ベース３．Ｎ＋型ソース４より先に形成
してもよいし、後に形成してもよい。
濃度Ｎ−型のドレイン領域２をエピタキシャル成長によ
り形成したものを用いる。Ｐ型ベース３とＮ＋型ソース
４はポリシリコンゲートＮ極５ 、 ５ ’をマスクに
セルファラインで形成され、ポリシリコンゲート電極５
，５′はＰベース３間上で高抵抗率のゲート電極５′で
あり、その他の部分上では低抵抗率のゲート電極５で形
成されている。この場合、低抵抗率のポリシリコンゲー
ト電極５はＰ型ベース３．Ｎ＋型ソース４より先に形成
してもよいし、後に形成してもよい。
その後、絶縁膜６．ソース電極７．ドレイン電極８を形
成する。
成する。
本発明はＰチャネル型の縦型ＭＯ３ＦＥＴにも同様に応
用できるものである。
用できるものである。
以上、説明したように、本発明はベース領域３間上のポ
リシリコンゲート電極５′を高抵抗率とする事により、
この部分が誘電体として働くため、ゲート電極面積の減
少によりゲート・ソース間（入力容量）、およびゲート
・ドレイン間（帰還容量）の容量を低減できる効果があ
りさらにポリシリコンゲート電極５と５′とは段差がな
く平坦に形成してあり、また通常の拡散あるいはイオン
注入法による低抵抗率ポリシリコンゲート電極５の形成
では低抵抗率から高抵抗率への変化はなめらかであり、
エッヂ部がないため電界集中による耐圧劣化を引き起こ
すことがない。またベース領域３間のドレイン領域２に
ドレイン電流径路を妨げるドレイン領域２とは反対導電
型の拡散層（第４図参照）もないためオン抵抗増大も引
き起こさない。
リシリコンゲート電極５′を高抵抗率とする事により、
この部分が誘電体として働くため、ゲート電極面積の減
少によりゲート・ソース間（入力容量）、およびゲート
・ドレイン間（帰還容量）の容量を低減できる効果があ
りさらにポリシリコンゲート電極５と５′とは段差がな
く平坦に形成してあり、また通常の拡散あるいはイオン
注入法による低抵抗率ポリシリコンゲート電極５の形成
では低抵抗率から高抵抗率への変化はなめらかであり、
エッヂ部がないため電界集中による耐圧劣化を引き起こ
すことがない。またベース領域３間のドレイン領域２に
ドレイン電流径路を妨げるドレイン領域２とは反対導電
型の拡散層（第４図参照）もないためオン抵抗増大も引
き起こさない。
第１図（ａ）は本発明の一実施例によるＮチャネル縦型
ＭＯ８ＦＥＴ素子の素子平面図、第１図（ｂ）は第１図
（ａ）の素子部の断面図である。 第２図〜第４図はそれぞれ従来構造の縦型ＭＯ３ＦＥＴ
素子の断面図である。 １・・・・・・Ｎ＋ドレイン基板、２・・・・・・Ｎ−
ドレイン領域、３・・・・・・Ｐ型ベース領域、４・・
・・・・Ｎ＋ソース領域、５・・・・・・低抵抗率ポリ
シリコンゲート電極、５′・・・・・・高抵抗率ポリシ
リコンゲート電極、６・・・・・・絶縁膜、７・・・・
・・ソース電極、８・・・・・・ドレイン電極、９・・
・・・・反対導電型領域。 代理人 弁理士 内 原 晋 ／ Ｈ＋Ｆ’Ｌイこイ岬参し乞ξξ ２ Ｎ“ドしイシやや↑〈 ＪＰへ”−ス ４ 〆ｔ″）−ス フ ソース？十に ８ ドＬ（↓し 。 デが隼ｒぺ入 ｌθ幕−５−秤
ＭＯ８ＦＥＴ素子の素子平面図、第１図（ｂ）は第１図
（ａ）の素子部の断面図である。 第２図〜第４図はそれぞれ従来構造の縦型ＭＯ３ＦＥＴ
素子の断面図である。 １・・・・・・Ｎ＋ドレイン基板、２・・・・・・Ｎ−
ドレイン領域、３・・・・・・Ｐ型ベース領域、４・・
・・・・Ｎ＋ソース領域、５・・・・・・低抵抗率ポリ
シリコンゲート電極、５′・・・・・・高抵抗率ポリシ
リコンゲート電極、６・・・・・・絶縁膜、７・・・・
・・ソース電極、８・・・・・・ドレイン電極、９・・
・・・・反対導電型領域。 代理人 弁理士 内 原 晋 ／ Ｈ＋Ｆ’Ｌイこイ岬参し乞ξξ ２ Ｎ“ドしイシやや↑〈 ＪＰへ”−ス ４ 〆ｔ″）−ス フ ソース？十に ８ ドＬ（↓し 。 デが隼ｒぺ入 ｌθ幕−５−秤
Claims (1)
- 表面にソース電極及びゲート電極を有し裏面にドレイ
ン電極を有する縦型電界効果トランジスタに於て、前記
ゲート電極がポリシリコンにより形成され、このポリシ
リコンのゲート電極が第１のチャネルを形成するベース
領域の部分とこれに隣接する第２のチャネルを形成する
ベース領域の部分間上に於て高抵抗率となっており、か
つ前記ゲート電極は全体が平坦となっていることを特徴
とする縦型電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63116110A JPH01286367A (ja) | 1988-05-12 | 1988-05-12 | 縦型電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63116110A JPH01286367A (ja) | 1988-05-12 | 1988-05-12 | 縦型電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01286367A true JPH01286367A (ja) | 1989-11-17 |
Family
ID=14678941
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63116110A Pending JPH01286367A (ja) | 1988-05-12 | 1988-05-12 | 縦型電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01286367A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0242764A (ja) * | 1988-08-01 | 1990-02-13 | Toshiba Corp | 縦型ｍｏｓｆｅｔ |
| EP2367205A3 (en) * | 2002-07-24 | 2012-03-28 | Sumitomo Electric Industries, Ltd. | Vertical junction field effect transistors and methods of producing the same |
| US9842912B2 (en) | 2015-08-19 | 2017-12-12 | Fuji Electric Co., Ltd. | Semiconductor device and method of manufacturing semiconductor device |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS582074A (ja) * | 1981-06-17 | 1983-01-07 | エヌ・ベ−・フイリツプス・フル−イランペンフアブリケン | 絶縁ゲ−ト電界効果トランジスタの製造方法 |
| JPS5987869A (ja) * | 1982-10-06 | 1984-05-21 | エヌ・ベ−・フイリツプス・フル−イランペンフアブリケン | 電荷結合装置 |
| JPS61180484A (ja) * | 1985-02-05 | 1986-08-13 | Nec Corp | 縦型電界効果トランジスタの製造方法 |
-
1988
- 1988-05-12 JP JP63116110A patent/JPH01286367A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS582074A (ja) * | 1981-06-17 | 1983-01-07 | エヌ・ベ−・フイリツプス・フル−イランペンフアブリケン | 絶縁ゲ−ト電界効果トランジスタの製造方法 |
| JPS5987869A (ja) * | 1982-10-06 | 1984-05-21 | エヌ・ベ−・フイリツプス・フル−イランペンフアブリケン | 電荷結合装置 |
| JPS61180484A (ja) * | 1985-02-05 | 1986-08-13 | Nec Corp | 縦型電界効果トランジスタの製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0242764A (ja) * | 1988-08-01 | 1990-02-13 | Toshiba Corp | 縦型ｍｏｓｆｅｔ |
| EP2367205A3 (en) * | 2002-07-24 | 2012-03-28 | Sumitomo Electric Industries, Ltd. | Vertical junction field effect transistors and methods of producing the same |
| US9842912B2 (en) | 2015-08-19 | 2017-12-12 | Fuji Electric Co., Ltd. | Semiconductor device and method of manufacturing semiconductor device |
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