JPH02224524A - 半導体集積装置用入力バッファ - Google Patents
半導体集積装置用入力バッファInfo
- Publication number
- JPH02224524A JPH02224524A JP1046304A JP4630489A JPH02224524A JP H02224524 A JPH02224524 A JP H02224524A JP 1046304 A JP1046304 A JP 1046304A JP 4630489 A JP4630489 A JP 4630489A JP H02224524 A JPH02224524 A JP H02224524A
- Authority
- JP
- Japan
- Prior art keywords
- resistor
- buffer
- input buffer
- input terminal
- semiconductor integrated
- Prior art date
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- Pending
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- Electronic Switches (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積装置に関し、特に入力バッファに関
するものである。
するものである。
第２図は従来のＰＵＬＬ−ＵＰ抵抗付き入力バッファで
あり、入力端子５が入力オープンの場合、入力バッファ
１の出力レベルはハイレベルになる。
あり、入力端子５が入力オープンの場合、入力バッファ
１の出力レベルはハイレベルになる。
２は抵抗、４は電源である。
第３図は従来のＰＵＬＬ−ＤＯＷＮ抵抗付抵抗力バッフ
ァであり、入力端子５が入力オープンの場合、入力バッ
ファ１の出力レベルはロウレベルになる。３は抵抗であ
る。
ァであり、入力端子５が入力オープンの場合、入力バッ
ファ１の出力レベルはロウレベルになる。３は抵抗であ
る。
上述した従来の入力バッファは、ＰＵＬＬ−ＵＰ抵抗付
きまたはＦＵＬＬ−ＤＯＷＮＩ抗付きが決定しない場合
、設計・製造ができず、また半導体集積装置の評価時等
にＰＵＬＬ−ＵＰ −ＰＵＬＬ−ＤＯＷＮを変更する必
要が生じた場合、再設計・再製造が行なわなければなら
ないという欠点を有していた。
きまたはＦＵＬＬ−ＤＯＷＮＩ抗付きが決定しない場合
、設計・製造ができず、また半導体集積装置の評価時等
にＰＵＬＬ−ＵＰ −ＰＵＬＬ−ＤＯＷＮを変更する必
要が生じた場合、再設計・再製造が行なわなければなら
ないという欠点を有していた。
本発明の目的は前記課題を解決した半導体集積装置用入
力バッファを提供することにある。
力バッファを提供することにある。
前記目的を達成するため、本発明に係る半導体装置用入
力バッファは半導体集積装置用ＣＭＯ３人カバツカバッ
ファ端子にＰ形ＭＯ３）ランジスタとＮＦＭＯＳトラン
ジスタのドレインを接続し、各トランジスタのソースに
抵抗を介してそれぞれ電源電極と接地電極を接続し、各
トランジスタのベースを互いに結線して外部入力端子に
接続したものである。
力バッファは半導体集積装置用ＣＭＯ３人カバツカバッ
ファ端子にＰ形ＭＯ３）ランジスタとＮＦＭＯＳトラン
ジスタのドレインを接続し、各トランジスタのソースに
抵抗を介してそれぞれ電源電極と接地電極を接続し、各
トランジスタのベースを互いに結線して外部入力端子に
接続したものである。
次に、本発明について図面を参照して説明する、第１図
は本発明の一実施例を示す回路図である。
は本発明の一実施例を示す回路図である。
図において、ＣＭＯ３人カバツカバッファ１端子５にｆ
ｉ続され、更にＰｉＭＯ３）ランジスタフとＮ形ＭｏＳ
トランジスタ８のドレインを接続している。Ｐ形ＭＯＳ
トランジスタ７のソースは抵抗２を介して電源４に接続
され、Ｎ形ＭＯＳトランジスタ８のソースは抵抗３を介
して接地電極に接続されている。また、Ｐ形ＭＯＳトラ
ンジスタ７とＮ形ＭＯＳトランジスタ８のベースを互い
に結線したう元で外部入力端子６に接続されている。
ｉ続され、更にＰｉＭＯ３）ランジスタフとＮ形ＭｏＳ
トランジスタ８のドレインを接続している。Ｐ形ＭＯＳ
トランジスタ７のソースは抵抗２を介して電源４に接続
され、Ｎ形ＭＯＳトランジスタ８のソースは抵抗３を介
して接地電極に接続されている。また、Ｐ形ＭＯＳトラ
ンジスタ７とＮ形ＭＯＳトランジスタ８のベースを互い
に結線したう元で外部入力端子６に接続されている。
従って、外部入力端子６にロウレベルを印加した場合、
Ｐ形ＭＯＳトランジスタ７はＯＮ状態になり、Ｎ形ＭＯ
Ｓトランジスタ８はＯＦＦ状態になるため、ＦＵＬＬ−
ＵＰ抵抗付き入力バッファになり、外部入力端子６にハ
イレベルを印加した場合、Ｐ形ＭｏＳトランジスタ７は
ＯＦＦ状態になり、Ｎ形ＭＯ３）ランジスタ８はＯＮ状
態になるため、ＰＵＬＬ−ＤＯＷＮ抵抗付抵抗力バッフ
Ｔになる。
Ｐ形ＭＯＳトランジスタ７はＯＮ状態になり、Ｎ形ＭＯ
Ｓトランジスタ８はＯＦＦ状態になるため、ＦＵＬＬ−
ＵＰ抵抗付き入力バッファになり、外部入力端子６にハ
イレベルを印加した場合、Ｐ形ＭｏＳトランジスタ７は
ＯＦＦ状態になり、Ｎ形ＭＯ３）ランジスタ８はＯＮ状
態になるため、ＰＵＬＬ−ＤＯＷＮ抵抗付抵抗力バッフ
Ｔになる。
以上説明したように本発明は、外部入力端子にロウレベ
ルまたはハイレベルを印加することにより、ＰｔＪＬＬ
−１ＪＰ抵抗付き入力バッファまたはＰＵＬＬ−ＤＯＷ
Ｎ抵抗付抵抗力バッファに変えることができるという効
果がある。そのため、ＰＵＬＬ−ＵＰ抵抗付きまたはＦ
ＵＬＬ−ＤＯＷＮ抵抗付抵抗力定しない場合にも設計・
製造ができ、また半導体集積装置の評価時等にＰＵＬＬ
−ＵＰ・ＰＵＬＬ−ＤＯＷＮを変更する必要が生じた場
合でも再設計・再製造が不要になる。
ルまたはハイレベルを印加することにより、ＰｔＪＬＬ
−１ＪＰ抵抗付き入力バッファまたはＰＵＬＬ−ＤＯＷ
Ｎ抵抗付抵抗力バッファに変えることができるという効
果がある。そのため、ＰＵＬＬ−ＵＰ抵抗付きまたはＦ
ＵＬＬ−ＤＯＷＮ抵抗付抵抗力定しない場合にも設計・
製造ができ、また半導体集積装置の評価時等にＰＵＬＬ
−ＵＰ・ＰＵＬＬ−ＤＯＷＮを変更する必要が生じた場
合でも再設計・再製造が不要になる。
第１図は本発明の一実施例を示す回路図、第２図は従来
のＰｔＪＬＬ−１ＪＰ抵抗付き入力バッファを示す回路
図、第３図は従来のＰＵＬＬ−ＤＯＷＮ抵抗付抵抗力バ
ッファを示す回路図である。 １・・・ＣＭＯＳ入力バ ッファ・・・抵抗 ４・・・電源５〜６・・・
外部入力端子 ７・・・Ｐ形ＭＯＳトランジスタ ８・・・Ｎ形ＭＯＳトランジスタ
のＰｔＪＬＬ−１ＪＰ抵抗付き入力バッファを示す回路
図、第３図は従来のＰＵＬＬ−ＤＯＷＮ抵抗付抵抗力バ
ッファを示す回路図である。 １・・・ＣＭＯＳ入力バ ッファ・・・抵抗 ４・・・電源５〜６・・・
外部入力端子 ７・・・Ｐ形ＭＯＳトランジスタ ８・・・Ｎ形ＭＯＳトランジスタ
Claims (1)
- （１）半導体集積装置用ＣＭＯＳ入力バッファの入力端
子にＰ形ＭＯＳトランジスタとＮ形ＭＯＳトランジスタ
のドレインを接続し、各トランジスタのソースに抵抗を
介してそれぞれ電源電極と接地電極を接続し、各トラン
ジスタのベースを互いに結線して外部入力端子に接続し
たことを特徴とする半導体集積装置用入力バッファ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1046304A JPH02224524A (ja) | 1989-02-27 | 1989-02-27 | 半導体集積装置用入力バッファ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1046304A JPH02224524A (ja) | 1989-02-27 | 1989-02-27 | 半導体集積装置用入力バッファ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02224524A true JPH02224524A (ja) | 1990-09-06 |
Family
ID=12743454
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1046304A Pending JPH02224524A (ja) | 1989-02-27 | 1989-02-27 | 半導体集積装置用入力バッファ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02224524A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03212021A (ja) * | 1990-01-17 | 1991-09-17 | Matsushita Electric Ind Co Ltd | 入力バッファ回路 |
| JPH04266217A (ja) * | 1991-02-21 | 1992-09-22 | Matsushita Electric Ind Co Ltd | 入力バッファ回路 |
| DE19545940C2 (de) * | 1994-12-15 | 2000-01-20 | Mitsubishi Electric Corp | Halbleitereinrichtung |
| JP2009055656A (ja) * | 2007-08-23 | 2009-03-12 | Toshiba Schneider Inverter Corp | インバータ装置 |
-
1989
- 1989-02-27 JP JP1046304A patent/JPH02224524A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03212021A (ja) * | 1990-01-17 | 1991-09-17 | Matsushita Electric Ind Co Ltd | 入力バッファ回路 |
| JPH04266217A (ja) * | 1991-02-21 | 1992-09-22 | Matsushita Electric Ind Co Ltd | 入力バッファ回路 |
| DE19545940C2 (de) * | 1994-12-15 | 2000-01-20 | Mitsubishi Electric Corp | Halbleitereinrichtung |
| JP2009055656A (ja) * | 2007-08-23 | 2009-03-12 | Toshiba Schneider Inverter Corp | インバータ装置 |
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