JPH01147752A - メモリアクセス制御装置 - Google Patents
メモリアクセス制御装置Info
- Publication number
- JPH01147752A JPH01147752A JP62308121A JP30812187A JPH01147752A JP H01147752 A JPH01147752 A JP H01147752A JP 62308121 A JP62308121 A JP 62308121A JP 30812187 A JP30812187 A JP 30812187A JP H01147752 A JPH01147752 A JP H01147752A
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- 238000001514 detection method Methods 0.000 claims abstract description 10
- 230000001629 suppression Effects 0.000 claims abstract description 9
- 230000005764 inhibitory process Effects 0.000 claims description 6
- 238000000034 method Methods 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- GVBNSPFBYXGREE-UHFFFAOYSA-N Visnadine Natural products C1=CC(=O)OC2=C1C=CC1=C2C(OC(C)=O)C(OC(=O)C(C)CC)C(C)(C)O1 GVBNSPFBYXGREE-UHFFFAOYSA-N 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はバイブライン構成でメモリをアクセスするメモ
リアクセス制御装置に関する。
リアクセス制御装置に関する。
従来のメモリアクセス制御装置はエラーが発生した場合
、要求元へエラーが発生したことを通知すると同時に、
発生したエラー情報をセーブし診断装置に報告を行ない
、それによって診断装置がメモリアクセス制御装置内の
ログアウトを行ないエラー要因を解析して再試行が可能
なものはりトライ可と診断して、エラーとなったリクエ
ストから再試行を要求元装置に行なわせるというリクエ
スト処理をソフトウェアで行なっていた。そのために診
断装置のマイクロ命令の容量はかなりのステップ数を要
し、障害発生時のりトライを実行する時間もかなり要し
た。
、要求元へエラーが発生したことを通知すると同時に、
発生したエラー情報をセーブし診断装置に報告を行ない
、それによって診断装置がメモリアクセス制御装置内の
ログアウトを行ないエラー要因を解析して再試行が可能
なものはりトライ可と診断して、エラーとなったリクエ
ストから再試行を要求元装置に行なわせるというリクエ
スト処理をソフトウェアで行なっていた。そのために診
断装置のマイクロ命令の容量はかなりのステップ数を要
し、障害発生時のりトライを実行する時間もかなり要し
た。
上述した従来のメモリアクセス制御装置は、リトライで
救済可能な間欠的な障害に対しても診断処理装置が障害
処理を行なってあり、障害処理のフローが複雑でステッ
プ数が多いため、結果的に処理性能を低下させるという
欠点がある。
救済可能な間欠的な障害に対しても診断処理装置が障害
処理を行なってあり、障害処理のフローが複雑でステッ
プ数が多いため、結果的に処理性能を低下させるという
欠点がある。
（問題点を解決するための手段）
本発明のメモリアクセス制御装置は、
複数の入出力装置あるいは演算処理装置のそれぞれに対
応して設けられ、複数の入出力装置あるいは演算処理装
置からのそれぞれのリクエストをそれぞれ受付ける複数
のリクエスト受付ポートと、 抑止フラグを保持する抑止フラグレジスタと、ビジー状
態でないときにリクエストを入力すると、人力したリク
エストをパイプラインで連続処理し、処理中にエラーが
発生するとエラー情報を出力するリクエスト処理手段と
、 リクエストのためにリクエスト処理手段が出力するデー
タを一時記憶するリクエストバッファ ′と、 抑止フラグレジスタに抑止フラグが立っていないときで
リクエスト処理手段がビジーでないときは複数のリクエ
スト受付ポートが受付けたりクエストかリトライバッフ
ァの出力を優先順位に従って選択し、リクエスト処理手
段に出力する選択手段と、 リクエスト処理手段がエラー情報を出力すると、エラー
信号を出力するエラー検出手段と、エラー検出手段がエ
ラー信号を出力すると、リクエスト処理部のエラー信号
を発生させたリクエストとそのリクエストに後続するリ
クエストとを無効にし、それら無効にしたリクエストに
係る処理結果も無効にし、それら無効にしたリクエスト
をリトライのためにリトライバッファに格納させ、新た
なリクエストの処理がないことを確認した後、リトライ
バッファに格納させたリクエストの処理を選択手段を介
して再開させる制御手段とを有する。
応して設けられ、複数の入出力装置あるいは演算処理装
置からのそれぞれのリクエストをそれぞれ受付ける複数
のリクエスト受付ポートと、 抑止フラグを保持する抑止フラグレジスタと、ビジー状
態でないときにリクエストを入力すると、人力したリク
エストをパイプラインで連続処理し、処理中にエラーが
発生するとエラー情報を出力するリクエスト処理手段と
、 リクエストのためにリクエスト処理手段が出力するデー
タを一時記憶するリクエストバッファ ′と、 抑止フラグレジスタに抑止フラグが立っていないときで
リクエスト処理手段がビジーでないときは複数のリクエ
スト受付ポートが受付けたりクエストかリトライバッフ
ァの出力を優先順位に従って選択し、リクエスト処理手
段に出力する選択手段と、 リクエスト処理手段がエラー情報を出力すると、エラー
信号を出力するエラー検出手段と、エラー検出手段がエ
ラー信号を出力すると、リクエスト処理部のエラー信号
を発生させたリクエストとそのリクエストに後続するリ
クエストとを無効にし、それら無効にしたリクエストに
係る処理結果も無効にし、それら無効にしたリクエスト
をリトライのためにリトライバッファに格納させ、新た
なリクエストの処理がないことを確認した後、リトライ
バッファに格納させたリクエストの処理を選択手段を介
して再開させる制御手段とを有する。
したがって、リクエスト処理手段でエラーが発生し、エ
ラー情報が出力され、エラー検出回路がエラー信号を出
力すると、制御手段がエラーを発生されたリクエストお
よびそのリクエストに後続リクエストを無効にし、無効
にしたリクエストをリトライバッファに格納させた後、
格納されたリクエストの処理を内部で再度実行させるこ
とにより、ステップ数の多い診断処理装置の障害処理を
受ける率が低くなり、特に間欠的な障害に対してはリト
ライで救済できる場合が顕著である。
ラー情報が出力され、エラー検出回路がエラー信号を出
力すると、制御手段がエラーを発生されたリクエストお
よびそのリクエストに後続リクエストを無効にし、無効
にしたリクエストをリトライバッファに格納させた後、
格納されたリクエストの処理を内部で再度実行させるこ
とにより、ステップ数の多い診断処理装置の障害処理を
受ける率が低くなり、特に間欠的な障害に対してはリト
ライで救済できる場合が顕著である。
（実施例）
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明のメモリアクセス制御装置の一実施例を
示すブロック図である。
示すブロック図である。
リクエスト受付ポート１１，１２．１３はそれぞれ入出
力装置１．２．３ （不図示）からのリクエストを受付
けるリクエスト受付バッファ４、読出しレジスタ５、バ
ッファリードアドレスレジスタ６を有する。リクエスト
受付バッファ４はリクエストを人力するとバッファアド
レスレジスタ６の指示するアドレスに該当するデータを
読出しレジスタ５に出力する。バッファリードアドレス
レジスタ６は、イニシャル時は０にセットされ、リクエ
スト受付バッファ４から読出しレジスタ５にデータが出
力される毎に＋１インクリメントされる。
力装置１．２．３ （不図示）からのリクエストを受付
けるリクエスト受付バッファ４、読出しレジスタ５、バ
ッファリードアドレスレジスタ６を有する。リクエスト
受付バッファ４はリクエストを人力するとバッファアド
レスレジスタ６の指示するアドレスに該当するデータを
読出しレジスタ５に出力する。バッファリードアドレス
レジスタ６は、イニシャル時は０にセットされ、リクエ
スト受付バッファ４から読出しレジスタ５にデータが出
力される毎に＋１インクリメントされる。
読出しレジスタ５はリクエスト受付バッファ４から出力
されたデータを、そのデータの有効性（Ｖａｌｉｄｉｔ
ｙ）に関するビット■とともに保持する。
されたデータを、そのデータの有効性（Ｖａｌｉｄｉｔ
ｙ）に関するビット■とともに保持する。
フラグレジスタ１４は、抑止フラグセット信号ＦＳＴを
人力すると抑止フラグをセットし、抑止フラグリセット
信号ＦＲＳを入力すると抑止フラグをリセットする。セ
レクタ１５は、抑止フラグがリセットされている時は、
リクエスト受付ポート１１．１２．１３に関するリクエ
スト処理部１６のビジーチエツクを行ない、ビジーチエ
ツクをパスしたもののうち、優先度に基づいてリクエス
ト受付ポート１１，１２．１３の受付けたリクエストま
たはリトライバッファ２１の出力のいずれか１つを選択
し、選択したものをリクエスト処理部１６に出力する。
人力すると抑止フラグをセットし、抑止フラグリセット
信号ＦＲＳを入力すると抑止フラグをリセットする。セ
レクタ１５は、抑止フラグがリセットされている時は、
リクエスト受付ポート１１．１２．１３に関するリクエ
スト処理部１６のビジーチエツクを行ない、ビジーチエ
ツクをパスしたもののうち、優先度に基づいてリクエス
ト受付ポート１１，１２．１３の受付けたリクエストま
たはリトライバッファ２１の出力のいずれか１つを選択
し、選択したものをリクエスト処理部１６に出力する。
しかし、抑止フラグがセットされているときは、いずれ
をも選択せず、リクエストの処理を抑止する。
をも選択せず、リクエストの処理を抑止する。
リクエスト処理部１６は、データを保持しているバッフ
ァメモリと、バッファメモリの内容を読出すためのアド
レスを保持しているアドレスアレイとを有するＮステー
ジのパイプラインから構成され、各パイプライン毎にリ
クエストの有効性（Ｖａｌｉｄｉｔｙ）を示すＶビット
を有する。そして、セレクタ１５の出力に基づいてヒツ
トすればヒツトしたバッファメモリの内容が出力され、
パイプラインで連続処理される。また、ミスすれば主記
憶装置１７をアクセスして該当する主記憶装置１７から
のりプライデータを受取り出力し、エラーが発生したと
きはエラー情報を出力する。リプライレジスタ１９は、
キャンセル信号ＣＮＬを人力しない時は、リクエスト処
理部１６が出力するデータを人力し保持する。エラー検
出回路２０は、リクエスト処理部１６よりエラー情報が
出力された場合は、エラー信号ＥＲＲをキャンセル回路
１８に出力する。
ァメモリと、バッファメモリの内容を読出すためのアド
レスを保持しているアドレスアレイとを有するＮステー
ジのパイプラインから構成され、各パイプライン毎にリ
クエストの有効性（Ｖａｌｉｄｉｔｙ）を示すＶビット
を有する。そして、セレクタ１５の出力に基づいてヒツ
トすればヒツトしたバッファメモリの内容が出力され、
パイプラインで連続処理される。また、ミスすれば主記
憶装置１７をアクセスして該当する主記憶装置１７から
のりプライデータを受取り出力し、エラーが発生したと
きはエラー情報を出力する。リプライレジスタ１９は、
キャンセル信号ＣＮＬを人力しない時は、リクエスト処
理部１６が出力するデータを人力し保持する。エラー検
出回路２０は、リクエスト処理部１６よりエラー情報が
出力された場合は、エラー信号ＥＲＲをキャンセル回路
１８に出力する。
キャンセル回路１８はエラー信号ＥＲＲを入力すると、
キャンセル信号ＣＮＬをリクエスト処理部１６とリプラ
イレジスタ１９とに出力することにより、リクエスト処
理部１６のエラーを発生したリクエストと後続のリクエ
ストのＶビットを０として、無効化し、無効化したパイ
プライン中のリクエストを先行類にリトライのためにリ
トライバッファ２１に出力させセーブする。また、エラ
ーを発生したリクエストに対するリプライレジスタ１９
に保持されている処理結果も無効化し、抑止フラグセッ
ト信号ＦＳＴをフラグレジスタ１４に出力し、後続する
全てのリクエスト受付ポート１１，１２．１３からのリ
クエストのすべり込みを抑止する。全てのリクエストポ
ート１１，１２．１３に対して抑止フラグがセットされ
、新たなリクエストが発生されず、リクエスト処理部１
６の保持するリクエストがなくなフたとき、セレクタ１
５は強制的にリトライバッファ２１の出力を選択するよ
うに制御される。抑止フラグリセット信号ＦＲＳの出力
されるタイミングはリトライバッファ中の再実行リクエ
ストがすべて処理されたあとになるように設定されてい
る。リプライレジスタ３１，３２，３：ｌは、リプライ
レジスタ１９からそれぞれ自己宛のデータを受取り、入
出力装置１．２．３へ出力する。本実施例ではリクエス
トに関する授受を入出力装置１，２．３について述べた
が、入出力装置１，２．３が演算処理装置であっても同
様である。
キャンセル信号ＣＮＬをリクエスト処理部１６とリプラ
イレジスタ１９とに出力することにより、リクエスト処
理部１６のエラーを発生したリクエストと後続のリクエ
ストのＶビットを０として、無効化し、無効化したパイ
プライン中のリクエストを先行類にリトライのためにリ
トライバッファ２１に出力させセーブする。また、エラ
ーを発生したリクエストに対するリプライレジスタ１９
に保持されている処理結果も無効化し、抑止フラグセッ
ト信号ＦＳＴをフラグレジスタ１４に出力し、後続する
全てのリクエスト受付ポート１１，１２．１３からのリ
クエストのすべり込みを抑止する。全てのリクエストポ
ート１１，１２．１３に対して抑止フラグがセットされ
、新たなリクエストが発生されず、リクエスト処理部１
６の保持するリクエストがなくなフたとき、セレクタ１
５は強制的にリトライバッファ２１の出力を選択するよ
うに制御される。抑止フラグリセット信号ＦＲＳの出力
されるタイミングはリトライバッファ中の再実行リクエ
ストがすべて処理されたあとになるように設定されてい
る。リプライレジスタ３１，３２，３：ｌは、リプライ
レジスタ１９からそれぞれ自己宛のデータを受取り、入
出力装置１．２．３へ出力する。本実施例ではリクエス
トに関する授受を入出力装置１，２．３について述べた
が、入出力装置１，２．３が演算処理装置であっても同
様である。
次に、本実施例の動作を簡略に説明する。
本実施例は、各リクエスト受付ポート１１，１２．１３
の読出しレジスタ５のデータなＮステージのパイプライ
ンからなるリクエスト処理部１６でパイプライン処理し
、リプライレジスタ１９とリプライレジスタ３１，３２
．３３のいずれかとを介して、リクエストに該当する入
出力装置１，２．３にリプライを出力するパイプライン
であって、主に次のシーケンスで動作する。
の読出しレジスタ５のデータなＮステージのパイプライ
ンからなるリクエスト処理部１６でパイプライン処理し
、リプライレジスタ１９とリプライレジスタ３１，３２
．３３のいずれかとを介して、リクエストに該当する入
出力装置１，２．３にリプライを出力するパイプライン
であって、主に次のシーケンスで動作する。
１：ある入出力装置のリクエスト処理でエラーが発生。
２：パイプライン中のリクエストを無効化する、即ちリ
プライレジスタ１９とリクエスト処理部１６のＶビット
をＯにする。
プライレジスタ１９とリクエスト処理部１６のＶビット
をＯにする。
３：各リクエスト受付ポート１１，１２．１３に対応す
る抑止フラグを１にセットしリクエストの滑り込みを抑
える。
る抑止フラグを１にセットしリクエストの滑り込みを抑
える。
４：パイプライン中の無効化されたリクエストをリトラ
イバッファ２１にセーブする。
イバッファ２１にセーブする。
５：リトライバッファ２１にセーブされた再実行用リク
エストをセレクタ１５を介してリクエスト処理部１６に
人力し再度処理を行なう。
エストをセレクタ１５を介してリクエスト処理部１６に
人力し再度処理を行なう。
６：上記再度の処理が終了した後抑止フラグを０にリセ
ットし各リクエスト受付ポート１１，１２゜１３からの
リクエスト処理を再開する。
ットし各リクエスト受付ポート１１，１２゜１３からの
リクエスト処理を再開する。
本実施例では特にリトライの回数については述べていな
いが、Ｎ回すトライを行なっても固定的にエラーとなる
ようなケースではりトライを中止する（即ちキャンセル
を行なわず要求元にエラーが発生したことを通知する）
とかあるいは間欠故障が継続する間はリクエストバッフ
ァ２１にセーブされた状態で待ち合わせを行なうなどい
ろいろな方法をとってもよい。
いが、Ｎ回すトライを行なっても固定的にエラーとなる
ようなケースではりトライを中止する（即ちキャンセル
を行なわず要求元にエラーが発生したことを通知する）
とかあるいは間欠故障が継続する間はリクエストバッフ
ァ２１にセーブされた状態で待ち合わせを行なうなどい
ろいろな方法をとってもよい。
（発明の効果）
以上説明したように本発明は、リクエスト処理部でエラ
ーが発生し、エラー情報が出力され、エラー検出回路が
エラー信号を出力すると、制御手段がエラーを発生され
たリクエストおよびそのリクエストに後続リクエストを
無効にし、無効にしたリクエストをリトライバッファに
格納させた後、格納させたリクエストの処理を内部で再
度実行させることにより、ステップ数の多い診断処理装
置の障害処理を受ける率が低くなり、実質的に障害処理
の性能を向上できる効果がある。
ーが発生し、エラー情報が出力され、エラー検出回路が
エラー信号を出力すると、制御手段がエラーを発生され
たリクエストおよびそのリクエストに後続リクエストを
無効にし、無効にしたリクエストをリトライバッファに
格納させた後、格納させたリクエストの処理を内部で再
度実行させることにより、ステップ数の多い診断処理装
置の障害処理を受ける率が低くなり、実質的に障害処理
の性能を向上できる効果がある。
【図面の簡単な説明】
第１図は本発明のメモリアクセス制御装置の一実施例を
示すブロック図である。 １ 、２ 、３−−−−−−入出力装置、４−−−−−
−−−−−−−−−−−−−リクエスト受付バッファ、
Ｓ −−−−−−−−−−−−−−・・・読出しレジス
タ、６−−−−−−−−−−−−−−−−−−バッファ
アドレスレジスタ、１１．１２．１３−−−−−−−−
−リクエスト受付ポート、１４ 、−−−−−−−−−
−−−フラグレジスタ、１５−−−−−−−−−−−−
・・・・・・セレクタ、１６−−−−−−−−−−−−
−−−−−−リクエスト処理部、１７−−−−−−−−
−−−−−−−−−−主記憶装置、１８−−−−−−−
−−−−−−−−−−−キャンセル回路、１９．３１，
３２．３３−・・リプライレジスタ、２０−−−−−−
−−−−−−−−−−−−エラー検出回路、２１・・・
・・・・・・・・・・・・・・・リトライバッファ。
示すブロック図である。 １ 、２ 、３−−−−−−入出力装置、４−−−−−
−−−−−−−−−−−−−リクエスト受付バッファ、
Ｓ −−−−−−−−−−−−−−・・・読出しレジス
タ、６−−−−−−−−−−−−−−−−−−バッファ
アドレスレジスタ、１１．１２．１３−−−−−−−−
−リクエスト受付ポート、１４ 、−−−−−−−−−
−−−フラグレジスタ、１５−−−−−−−−−−−−
・・・・・・セレクタ、１６−−−−−−−−−−−−
−−−−−−リクエスト処理部、１７−−−−−−−−
−−−−−−−−−−主記憶装置、１８−−−−−−−
−−−−−−−−−−−キャンセル回路、１９．３１，
３２．３３−・・リプライレジスタ、２０−−−−−−
−−−−−−−−−−−−エラー検出回路、２１・・・
・・・・・・・・・・・・・・・リトライバッファ。
Claims (1)
- 【特許請求の範囲】 複数の入出力装置あるいは演算処理装置のそれぞれに対
応して設けられ、複数の入出力装置あるいは演算処理装
置からのそれぞれのリクエストをそれぞれ受付ける複数
のリクエスト受付ポートと、 抑止フラグを保持する抑止フラグレジスタと、ビジー状
態でないときにリクエストを入力すると、入力したリク
エストをパイプラインで連続処理し、処理中にエラーが
発生するとエラー情報を出力するリクエスト処理手段と
、 リクエストのためにリクエスト処理手段が出力するデー
タを一時記憶するリクエストバッファと、抑止フラグレ
ジスタに抑止フラグが立っていないときでリクエスト処
理手段がビジーでないときは複数のリクエスト受付ポー
トが受付けたリクエストかリトライバッファの出力を優
先順位に従って選択し、リクエスト処理手段に出力する
選択手段と、 リクエスト処理手段がエラー情報を出力すると、エラー
信号を出力するエラー検出手段と、エラー検出手段がエ
ラー信号を出力すると、リクエスト処理部のエラー信号
を発生させたリクエストとそのリクエストに後続するリ
クエストとを無効にし、それら無効にしたリクエストに
係る処理結果も無効にし、それら無効にしたリクエスト
をリトライのためにリトライバッファに格納させ、新た
なリクエストの処理がないことを確認した後、リトライ
バッファに格納させたリクエストの処理を選択手段を介
して再開させる制御手段とを有するメモリアクセス制御
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62308121A JPH01147752A (ja) | 1987-12-04 | 1987-12-04 | メモリアクセス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62308121A JPH01147752A (ja) | 1987-12-04 | 1987-12-04 | メモリアクセス制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01147752A true JPH01147752A (ja) | 1989-06-09 |
Family
ID=17977131
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62308121A Pending JPH01147752A (ja) | 1987-12-04 | 1987-12-04 | メモリアクセス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01147752A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05165730A (ja) * | 1991-12-12 | 1993-07-02 | Fujitsu Ltd | データ処理装置 |
-
1987
- 1987-12-04 JP JP62308121A patent/JPH01147752A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05165730A (ja) * | 1991-12-12 | 1993-07-02 | Fujitsu Ltd | データ処理装置 |
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