JPH09179736A - パイプライン処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 第１の命令であるメモリアクセス命令がデー
タキャッシュミスを発生し、その後続命令が同一リソー
スに書き込む命令である場合にも、パイプライン処理を
中断することなく処理を継続可能としたパイプライン処
理装置。 【解決手段】 複数のステージを有するパイプライン処
理装置において、Ｗステージに、同一リソースに対する
書き込みを制御する同一リソース書き込み制御回路２５
が備えられる。該制御回路２５は、各ステージの依存関
係検出回路１３〜１６からの情報とＮステージのヒット
判定回路２０からの情報とを受け取って、第１の命令で
あるメモリアクセス命令がデータキャッシュミスを発生
し、その後続命令が同一リソースに書き込む命令である
場合に、第１の命令によりメインメモリ２４よりブロッ
ク転送されてくるデータをレジスタファイル２１に書き
込んだ場合に、命令の実行順序性が損なわれないかどう
かを判定し、実行順序性が損なわれると判断すると、ブ
ロック転送されるロードデータをレジスタファイル２１
に対して書き込むことを抑止する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、パイプライン処理装置
に係り、特に、データキャッシュを有し、処理すべき各
命令を複数のステージに分割して処理を行うパイプライ
ン処理装置に関する。

【０００２】

【従来の技術】パイプライン処理装置に関する従来技術
として、処理すべき命令を分割された複数のステージに
より実行するという技術が知られている。そして、一般
に、分割された各パイプラインステージは、例えば、命
令読み出しステージ（以下、ＩＦステージという）、命
令デコードステージ（以下、Ｄステージという）、命令
演算ステージ（以下、Ｅステージという）、メモリアク
セスステージ（以下、Ａステージという）、命令キャン
セルステージ（以下、Ｎステージという）、書き込みス
テージ（以下、Ｗステージという）であり、処理すべき
命令は、これらの６段階のパイプラインステージにより
処理される。

【０００３】図３は従来技術によるパイプライン処理装
置の構成を示すブロック図、図４は従来技術による処理
装置の動作を説明するタイムチャートであり、以下、こ
れらの図により従来技術について説明する。図１におい
て、１はアドレス保持回路、２〜６は制御情報保持回
路、７〜１０はデータ保持回路、１１はプログラムカウ
ンタ、１２は命令キャッシュメモリ、１３〜１６は依存
関係検出回路、１７は演算装置、１８はデータキャッシ
ュメモリ、１９はデータアドレスタグ、２０はヒット判
定回路、２１はレジスタファイル、２２はパイプライン
制御装置、２３はブロック転送制御回路、２４はメイン
メモリである。

【０００４】図３に示す従来技術によるパイプライン処
理装置は、パイプライン制御回路２２により制御される
複数のパイプラインステージ、すなわち、前述したよう
に、ＩＦ、Ｄ、Ｅ、Ａ、Ｎ、Ｗの６段階のパイプライン
ステージを備えて構成されている。

【０００５】そして、Ｄステージには、命令の制御情報
を保持する制御情報保持回路２が、Ｅステージ以降の各
ステージには、それぞれのステージの制御情報を保持す
る制御情報保持回路３〜６及び演算結果のデータを保持
するデータ保持回路７〜１０が、ＩＦステージには、プ
ログラムのカウントを行うプログラムカウンタ１１が備
えられている。さらに、Ｅステージ以降の各ステージに
は、先行命令との依存関係を検出する依存関係検出回路
１３〜１６が、Ｅステージには、命令の演算を行う演算
装置１７が、Ｎステージには、データキャッシュのヒッ
ト判定を行うヒット判定回路２０が備えられている。

【０００６】処理すべき命令は、ＩＦステージで命令キ
ャッシュメモリ１２から読み出され、命令で必要なデー
タは、Ａステージでデータキャッシュメモリ１８から読
み出されて処理が行われる。また、レジスタファイル２
１からの読み出しは、Ｄステージで行われ、レジスタフ
ァイル２１への書き込み、または、データキャッシュ１
８への書き込みはＷステージで行われる。

【０００７】次に、前述した従来技術による処理装置に
複数の命令よりなる命令列を処理させるものとしてその
動作を説明する。以下では、第１の命令がメモリアクセ
ス命令であり、この命令でデータキャッシュミスを発生
し、かつ、第２の命令以降に、この第１の命令と書き込
みリソースが同一である命令が存在するような命令列の
処理について図４を参照して説明する。図４に示すタイ
ムチャートの例は、第１の命令であるメモリアクセス命
令がロード命令であり、第２の命令が該ロード命令と同
一のレジスタに書き込みを行う命令である場合で、か
つ、第１の命令であるロード命令がキャッシュミスを生
じた場合の例である。

【０００８】まず、第１の命令であるロード命令がＩＦ
ステージにおいて命令キャッシュ１２から読み出され
る。

【０００９】この第１の命令であるロード命令は、Ｄス
テージで、レジスタファイル２１からアドレス計算用の
レジスタ内のデータを読み出す処理を行い、読み出され
たデータ１０９、１１０が出力される。このとき、第２
の命令は、ＩＦステージに命令キャッシュ１２から読み
出されて存在している。

【００１０】次に、第１の命令であるロード命令は、Ｅ
ステージで、データ保持回路７からのデータ１１１、１
１２を用いて演算装置１７で演算を実行させ、データキ
ャッシュ１８の読み出しアドレス１１３を作成して出力
する。このとき、第２の命令は、Ｄステージに存在して
いる。

【００１１】また、このとき、Ｅステージの依存関係検
出回路１３は、Ｅステージの制御情報保持回路３に保持
されている第１の命令であるロード命令の制御情報のデ
ータと、Ｄステージの制御情報保持回路２の第２の命令
の制御情報のデータとを用いて、両者の依存関係のチェ
ックを行う。この例では、第１の命令と第２の命令とが
同一のレジスタへの書き込みを行う命令であるとしてい
るので、このチェックにより、両者が同一のレジスタに
対する書き込みを行うことが判明し、依存関係検出回路
１３は、そのチェック結果を制御線１２１を介してパイ
プライン制御制御回路２２に報告する。

【００１２】次に、第１の命令であるロード命令は、Ａ
ステージで、データ保持回路８に保持され、この保持回
路８からのデータキャッシュ読み出しアドレス１１４を
用いてデータキャッシュ１８及びデータアドレスタグ１
９を読み出す。そして、読み出されたデータアドレスタ
グ１９からのタグ情報は、第１の命令であるロード命令
のキャッシュのヒット判定を行うヒット判定回路２０ま
で送られる。

【００１３】第１の命令であるロード命令がＮステージ
のヒット判定回路２０によってキャッシュミスと判定さ
れた場合、このロード命令によりＡステージでデータキ
ャッシュ１８から読み出されたデータは無効なデータで
あるので、このロード命令は、有効なデータを読み出す
ために、メインメモリ２４からのブロック転送をブロッ
ク転送制御回路２３の制御の下に実行させる。

【００１４】パイプライン制御回路２２は、前述のキャ
ッシュミスを制御信号線１２５を介して受け取ると、出
力線１２７に制御信号を送り、この制御信号の下に、ヒ
ット判定の次ステージであるＷステージに設けられた情
報制御保持回路６を退避レジスタとして動作するようし
て、この保持回路６にこのロード命令の制御情報を保持
させる。

【００１５】前述において、Ａステージ、及び、それ以
降にある第２の命令をも含めた後続の命令が、第１の命
令であるロード命令と同一のレジスタに書き込みを行う
命令でなく、また、ロード命令が書き込むレジスタを読
み出す命令でもない場合、キャッシュミスを起こした第
１の命令であるロード命令のブロック転送中、ロード命
令の制御情報が制御情報保持回路６で保持されているた
め、Ｎステージの制御情報保持回路５を使用することが
できるので、第２の命令を含む後続の命令は、実行を続
けることができる。

【００１６】しかし、この例では、第２の命令が、第１
の命令であるロード命令と同一のレジスタに書き込みを
行う命令であるとし、先のチェックにより第１の命令で
あるロード命令と同一のレジスタに書き込みを行う命令
であることが判明しているので、パイプライン制御装置
２２は、後続の命令の処理を中断させる。

【００１７】すなわち、第１の命令であるロード命令が
レジスタへの書き込みを行うのは、当然、ブロック転送
の完了時であるにも係わらず、第２の命令がブロック転
送の完了よりも先にレジスタに書き込みを行ってしまう
と、プログラムの流れ的には、第２の命令の実行後に第
１の命令であるロード命令が実行されたようになり、第
１の命令であるロード命令、及び、第２の命令が完了し
た時点での書き込みレジスタの内容が第１の命令である
ロード命令によるものとなり、命令の実行順序性が損な
われることになる。従って、第２の命令は、最終的なレ
ジスタのデータを保証するように、書き込み順序を守ら
なければならないため、ブロック転送が完了するまで、
パイプライン制御回路２２からのステージロック信号１
２３によりＡステージの制御情報保持回路４に保持さ
れ、その次の後続命令は、同様に、ステージロック信号
１２２によりＥステージの制御情報保持回路３に保持さ
れ、さらに、その次の後続命令は、ステージロック信号
１２０によりＤ、ＩＦステージで保持される。

【００１８】キャッシュミスを起こした第１の命令であ
るロード命令によるブロック転送中、このロード命令の
制御情報は、Ｗステージの制御情報保持回路６に保持さ
れており、ブロック転送制御回路２３がブロック転送の
完了を検出すると、データパス１１９を介してメインメ
モリ２４から送られてくるブロック転送データが、デー
タキャッシュ１８へ書き込まれ、同時にブロック転送さ
れたロードデータがレジスタファイル２１に書き込まれ
る。

【００１９】前述した動作により、第１の命令であるロ
ード命令の実行が完了し、これと同時に第２の命令以降
の命令のパイプライン処理が再開される。

【００２０】以上説明したように、従来技術によるパイ
プライン処理装置は、第１の命令であるロード命令がキ
ャッシュミスし、第２の命令がこのロード命令と同一の
レジスタに書き込みを行う命令である場合、第２の命令
以降の命令も全て実行を停止しなければならないもので
あった。そして、前述の従来技術は、このような制御に
より、第１の命令であるロード命令のキャッシュミスに
より発生するブロック転送中に、後続命令を実行する際
に最も制御困難である、両者間の依存関係を保証しなけ
ればならない問題を少ない回路と簡単な制御とにより解
決することができるものである。

【００２１】前述の説明は、第１の命令がロード命令で
あるとして説明をしたが、第１の命令であるメモリアク
セス命令が、ロード命令でなくストア命令であっても全
く同様である。すなわち、ストア命令は、レジスタファ
イル２１からＤステージで読み出したデータを、Ｅステ
ージでアドレス計算した結果を用いて、Ａステージでデ
ータキャッシュ１８をアクセスし、得られたデータをＷ
ステージでデータキャッシュ１８へ書き込むものである
が、ストア命令が、Ａステージでデータキャッシュ１８
をアクセスした結果がキャッシュミスし、第２の命令
に、ストア命令と同一アドレスに書き込む命令が存在し
ている場合、従来技術は、第１の命令の他に第２の命令
以降の命令も全てその実行を停止している。

【００２２】図４に示す例は、第１の命令のミスキャッ
シュによるブロック転送サイクルを３サイクルとして示
している。従って、第２の命令及び以降の命令は、３サ
イクルのペナルティが課せられることになる。

【００２３】

【発明が解決しようとする課題】前述した従来技術によ
るパイプライン処理装置は、第１の命令がメモリアクセ
ス命令であり、この命令でデータキャッシュミスを発生
し、かつ、第２の命令以降に、この第１の命令と書き込
みリソースが同一である命令が存在するような命令列の
処理を行おうとする場合に、第１の命令のキャッシュミ
スにより発生するブロック転送中、その処理を中断させ
なければ、命令の実行順序性が損なわれることになると
いう問題点を有している。すなわち、前述した従来技術
は、前記のような命令列の処理を行う場合に、高速な処
理を行うことができないという問題点を有している。

【００２４】しかし、近年、データキャッシュを有する
パイプライン処理装置は、さらに高い性能が求められて
おり、前述したようなキャッシュミスによるブロック転
送中に、同一リソースへの書き込みを行う命令について
のペナルティを低減することは重要な要求の１つであ
る。

【００２５】本発明の目的は、前述した従来技術の問題
点を解決し、また、前述の要求を満たすことができるパ
イプライン処理装置、すなわち、データキャッシュをア
クセスする第１の命令のキャッシュミスにより発生する
ブロック転送中に、同一リソースを書き込む命令が存在
した場合のペナルティを低減して、この命令を高速に処
理することのできるパイプライン処理装置を提供するこ
とにある。

【００２６】

【課題を解決するための手段】本発明によれば前記目的
は、複数のパイプラインステージと、データキャッシュ
メモリとを備え、複数の命令による命令列の各命令を複
数のステージに分割して処理するパイプライン処理装置
において、前記命令列が第１の命令、該第１の命令以降
の第２の命令及びそれ以降の命令を含み、前記第１の命
令がメモリアクセス命令であり、前記第１の命令の書き
込みリソースと前記第２命令及びそれ以降の命令の書き
込みリソースとが同一である場合、前記第１の命令によ
り前記データキャッシュメモリがアクセスされて、デー
タキャッシュミスが発生したとき、該データキャッシュ
ミスによって発生するブロック転送中、前記第１の命令
以降の第２の命令及びそれ以降の命令の処理を停止せず
に第１の命令に先行して実行し、前記ブロック転送終了
後の前記第１の命令による結果の前記リソースへの書き
込みを抑止することにより達成される。

【００２７】また、前記目的は、前記複数のパイプライ
ンステージのうち処理結果をリソースに書き込むステー
ジに同一リソース書き込み制御回路を設け、該同一リソ
ース書き込み制御回路が、他のステージ設けられている
命令の依存関係検出回路からの情報と、キャッシュアク
セスに対するヒット判定情報とに基づいて、前記第１の
命令による結果の前記リソースへの書き込みの抑止を制
御することにより達成される。

【００２８】本発明は、前記の構成を備えることによ
り、第１の命令であるメモリアクセス命令がデータキャ
ッシュミスを発生し、その後続命令が同一リソースに書
き込みを行う命令であっても、パイプラインステージを
停止させることなく処理を継続することができ、命令を
高速に処理することができる。

【００２９】

【発明の実施の形態】以下、本発明によるパイプライン
処理装置の一実施形態を図面により詳細に説明する。

【００３０】図１は本発明の一実施形態によるパイプラ
イン処理装置の構成を示すブロック図、図２はその動作
を説明するタイムチャートである。図１において、２５
は同一リソース書き込み制御回路であり、他の符号は図
３の場合と同一である。

【００３１】図１に示す本発明の一実施形態によるパイ
プライン処理装置は、各ステージの依存関係検出回路１
３〜１６からの情報とＮステージのヒット判定回路２０
からの情報とを受け取って、同一リソースに対する書き
込みを制御する同一リソース書き込み制御回路２５がＷ
ステージに備えられている点でのみ、図３に示した従来
技術の構成と相違し、その他の点で同一に構成されてい
る。

【００３２】そして、図１に示す本発明の一実施形態に
よる処理装置においても、従来技術の場合と同様に、処
理すべき命令は、ＩＦステージで命令キャッシュメモリ
１２から読み出され、命令で必要なデータは、Ａステー
ジでデータキャッシュメモリ１８から読み出されて処理
が行われる。また、レジスタファイル２１からの読み出
しは、Ｄステージで行われ、レジスタファイル２１への
書き込み、または、データキャッシュ１８への書き込み
はＷステージで行われる。

【００３３】次に、前述したように構成される本発明の
一実施形態による処理装置に複数の命令よりなる命令列
を処理させるものとしてその動作を説明する。以下で
は、従来技術での説明の場合と同様に、第１の命令がメ
モリアクセス命令であり、この命令でデータキャッシュ
ミスを発生し、かつ、第２の命令以降に、この第１の命
令と書き込みリソースが同一である命令が存在するよう
な命令列の処理について図２を参照して説明する。図２
に示すタイムチャートの例は、第１の命令であるメモリ
アクセス命令がロード命令であり、第２の命令が該ロー
ド命令と同一のレジスタに書き込みを行う命令である場
合で、かつ、第１の命令であるロード命令がキャッシュ
ミスを生じた場合の例である。

【００３４】まず、第１の命令であるロード命令がＩＦ
ステージにおいて命令キャッシュ１２から読み出され
る。

【００３５】この第１の命令であるロード命令は、Ｄス
テージで、レジスタファイル２１からアドレス計算用の
レジスタ内のデータを読み出す処理を行い、読み出され
たデータ１０９、１１０が出力される。このとき、第２
の命令は、ＩＦステージに命令キャッシュ１２から読み
出されて存在している。

【００３６】次に、第１の命令であるロード命令は、Ｅ
ステージで、データ保持回路７からのデータ１１１、１
１２を用いて演算装置１７で演算を実行させ、データキ
ャッシュ１８の読み出しアドレス１１３を作成して出力
する。このとき、第２の命令は、Ｄステージに存在して
いる。

【００３７】また、このとき、Ｅステージの依存関係検
出回路１３は、Ｅステージの制御情報保持回路３に保持
されている第１の命令であるロード命令の制御情報のデ
ータと、Ｄステージの制御情報保持回路２に保持されて
いる第２の命令の制御情報のデータとを用いて、両者の
依存関係のチェックを行う。

【００３８】次に、第１の命令であるロード命令は、Ａ
ステージで、データ保持回路８からのデータキャッシュ
読み出しアドレス１１４を用いてデータキャッシュ１８
及びデータアドレスタグ１９を読み出す。そして、読み
出されたデータアドレスタグ１９からのタグ情報は、第
１の命令であるロード命令のキャッシュのヒット判定を
行うヒット判定回路２０まで送られる。

【００３９】第１の命令であるロード命令がＮステージ
のヒット判定回路２０によってキャッシュミスと判明さ
れた場合、このロード命令によりＡステージでデータキ
ャッシュ１８から読み出されたデータは無効なデータで
あるので、このロード命令は、有効なデータを読み出す
ために、メインメモリ２４からのブロック転送をブロッ
ク転送制御回路２３の制御の下に実行させる。

【００４０】パイプライン制御回路２２は、前述のキャ
ッシュミスを制御信号線１２５を介してヒット判定回路
２０から受け取ると、出力線１２７に制御信号を送り、
この制御信号の下に、ヒット判定の次ステージであるＷ
ステージに設けられた制御情報保持回路６を退避レジス
タとして動作するようして、この保持回路６にこのロー
ド命令の制御情報を保持させる。

【００４１】説明している例は、第１の命令であるロー
ド命令にキャッシュミスが発生し、第２の命令が、第１
の命令であるロード命令と同一のレジスタに書き込みを
行う命令であるとしている。この場合、本発明の一実施
形態による処理装置は、Ｅステージに第１の命令である
ロード命令が存在し、Ｄステージに第２の命令が存在す
る時点で、Ｅステージの第１の命令であるロード命令の
制御情報を持つ制御情報保持回路３のデータと、Ｄステ
ージの第２の命令の制御情報を持つ制御情報保持回路２
のデータとを用いて、依存関係検出回路１３が両者の書
き込みレジスタをチェックし、その結果を、同一リソー
ス書き込み検出結果報告線１２８を介して、同一リソー
ス書き込み制御回路２５へ報告する。そして、Ｎステー
ジのヒット判定回路２０は、第１の命令であるロード命
令がキャッシュミスを発生したことを制御線１２５を介
して、同一リソース書き込み制御回路２５へ報告する。

【００４２】同一リソース書き込み制御回路２５は、こ
れらの情報により、ブロック転送されてくるデータをレ
ジスタファイル２１に書き込んだ場合に、命令の実行順
序性が損なわれないかどうかを判定することが可能であ
る。そして、同一リソース書き込み制御回路２５は、ブ
ロック転送されてくるデータをレジスタファイル２１に
書き込んだ場合に命令の実行順序性が損なわれると判断
すると、キャッシュミスを発生した第１の命令であるロ
ード命令により、データパス１１９を通してメインメモ
リ２５から送られてくるブロック転送データをデータキ
ャッシュ１８へ書き込むが、このブロック転送によって
やってくるロードデータをレジスタファイル２１に対し
て書き込むことを抑止する。

【００４３】本発明の一実施形態によるパイプライン処
理装置は、前述により、第２の命令が第１の命令と同一
のレジスタに書き込みを行ってしまっても、第１の命令
であるロード命令が、後から同一のレジスタに書き込む
ことを抑止することができるため、最終的に同一レジス
タに書き込むデータの順序性を狂わせることがない。

【００４４】従って、本発明の一実施形態によれば、命
令によるレジスタファイル２１への書き込みの順序が守
られ、最終的なレジスタのデータは保証されることにな
り、第１の命令であるロード命令によりキャッシュミス
が発生し、第２の命令が第１の命令であるロード命令と
同一のレジスタに書き込みを行う命令の場合にも、パイ
プラインの処理を中断することなく、命令の処理を実行
し続けることが可能となる。

【００４５】すなわち、図２に示すように、第１の命令
にキャッシュミスが発生した時点で、Ａステージに存在
している第２の命令及びそれ以降の命令は、キャッシュ
ミスを起こした第１の命令であるロード命令のブロック
転送中、このロード命令の制御情報が制御情報保持回路
６に保持されているため、Ｎステージの制御情報保持回
路５を使用しながら順次実行を完了していく。

【００４６】ブロック転送制御回路２３がブロック転送
の完了を検出すると、データパス１１９を介してメイン
メモリ２４から送られてくるブロック転送データは、デ
ータキャッシュ１８へ書き込まれるが、同一リソース書
き込み制御回路２５は、このブロック転送されたロード
データがレジスタファイル２１に書き込まれないように
制御する。以上で第１の命令であるロード命令の実行も
完了する。

【００４７】前述した本発明の一実施形態は、第１の命
令がロード命令であるとして説明したが、本発明は、第
１の命令がロード命令に限らずストア命令も含めた一般
のメモリアクセス命令の場合にも同様に処理を進めるこ
とができる。

【００４８】本発明の実施形態は、前述したように、第
１の命令であるメモリアクセス命令がデータキャッシュ
ミスを発生し、その後続命令が同一リソースに書き込む
命令である場合、第１の命令による結果のリソースへの
書き込みを行っていないので、プログラム上で第１の命
令が不用なものとして取り扱われることになるが、プロ
グラムの構成上、前述のような命令の配列が生じる場合
があり、このような場合にも処理を中断させることは、
処理の高速化に障害となる。本発明は、このような場合
に、パイプラインの処理を中断させることがなくなり、
処理の効率を向上させることができる。また、本発明の
一実施形態による処理方法は、アウトオブオーダーの処
理を行う場合にも有効なものである。

【００４９】

【発明の効果】以上説明したように本発明によれば、第
１の命令であるメモリアクセス命令がデータキャッシュ
ミスを発生し、その後続命令が同一リソースに書き込む
命令である場合にも、メモリアクセス命令の後続命令の
実行処理を、パイプライン処理を中断することなく継続
することができる。

【図面の簡単な説明】

【図１】本発明の一実施形態によるパイプライン処理装
置の構成を示すブロック図である。

【図２】本発明の一実施形態による処理装置の動作を説
明するタイムチャートである。

【図３】従来技術によるパイプライン処理装置の構成を
示すブロック図である。

【図４】従来技術による処理装置の動作を説明するタイ
ムチャートである。

【符号の説明】

１ アドレス保持回路 ２〜６ 制御情報保持回路 ７〜１０ データ保持回路 １１ プログラムカウンタ １２ 命令キャッシュメモリ １３〜１６ 依存関係検出回路 １７ 演算装置 １８ データキャッシュメモリ １９ データアドレスタグ ２０ ヒット判定回路 ２１ レジスタファイル ２２ パイプライン制御装置 ２３ ブロック転送制御回路 ２４ メインメモリ ２５ 同一リソース書き込み制御回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】 複数のパイプラインステージと、データ
   キャッシュメモリとを備え、複数の命令による命令列の
   各命令を複数のステージに分割して処理するパイプライ
   ン処理装置において、前記命令列が第１の命令、該第１
   の命令以降の第２の命令及びそれ以降の命令を含み、前
   記第１の命令がメモリアクセス命令であり、前記第１の
   命令の書き込みリソースと前記第２命令及びそれ以降の
   命令の書き込みリソースとが同一である場合、前記第１
   の命令により前記データキャッシュメモリがアクセスさ
   れて、データキャッシュミスが発生したとき、該データ
   キャッシュミスによって発生するブロック転送中、前記
   第１の命令以降の第２の命令及びそれ以降の命令の処理
   を停止せずに第１の命令に先行して実行し、前記ブロッ
   ク転送終了後の前記第１の命令による結果の前記リソー
   スへの書き込みを抑止することを特徴とするパイプライ
   ン処理装置。
2. 【請求項２】 前記複数のパイプラインステージのうち
   処理結果をリソースに書き込むステージに同一リソース
   書き込み制御回路を備え、該同一リソース書き込み制御
   回路は、他のステージ設けられている命令の依存関係検
   出回路からの情報と、キャッシュアクセスに対するヒッ
   ト判定情報とに基づいて、前記第１の命令による結果の
   前記リソースへの書き込みの抑止を制御することを特徴
   とする請求項１記載のパイプライン処理装置。