JPH01149134A - マイクロコンピュータのプログラムカウンタ回路 - Google Patents
マイクロコンピュータのプログラムカウンタ回路Info
- Publication number
- JPH01149134A JPH01149134A JP30795987A JP30795987A JPH01149134A JP H01149134 A JPH01149134 A JP H01149134A JP 30795987 A JP30795987 A JP 30795987A JP 30795987 A JP30795987 A JP 30795987A JP H01149134 A JPH01149134 A JP H01149134A
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- JP
- Japan
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- program
- circuit
- program counter
- instruction
- counters
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はマイクロコンピュータのプログラムカウンタ回
路に関する。より詳細には、特に効率の良い条件分岐命
令の実行を実現するためのプログラムカウンタ回路の新
規な構成に関する。
路に関する。より詳細には、特に効率の良い条件分岐命
令の実行を実現するためのプログラムカウンタ回路の新
規な構成に関する。
従来の技術
ディジタル情報処理装置において、プログラムメモリの
アドレス指定に用いられるレジスタを特にプログラムカ
ウンタと呼んでいる。従来、この種のカウンタ回路では
、カウントパルス信号が入力されると、カウンタの全ビ
ットもしくは下位複数ビットについてカウントアツプし
、新しいアドレスを指示するように構成されていた。
アドレス指定に用いられるレジスタを特にプログラムカ
ウンタと呼んでいる。従来、この種のカウンタ回路では
、カウントパルス信号が入力されると、カウンタの全ビ
ットもしくは下位複数ビットについてカウントアツプし
、新しいアドレスを指示するように構成されていた。
発明が解決しようとする問題点
ところで、情報処理装置が所謂条件分岐命令を実行する
場合、前後のプログラムを飛び越す必要が生じる。即ち
、プログラムカウンタは、条件分岐において飛び越し先
のアドレスを指定する必要がある。この場合、分岐先ア
ドレスの指定ビット数が多いとプログラムのメモリ効率
が落ちるが、情報処理装置の実際の使用において、プロ
グラム中に分岐命令が出現する頻度は結構多い。
場合、前後のプログラムを飛び越す必要が生じる。即ち
、プログラムカウンタは、条件分岐において飛び越し先
のアドレスを指定する必要がある。この場合、分岐先ア
ドレスの指定ビット数が多いとプログラムのメモリ効率
が落ちるが、情報処理装置の実際の使用において、プロ
グラム中に分岐命令が出現する頻度は結構多い。
近年メモリ素子の価格は下がってきており、マルチチッ
プで構成されるマイクロコンピュータシステムの場合は
、多少メモリ効率が落ちても格別問題にはならなくなっ
てきている。しかしながら、特にｌチップマイクロコン
ピュータを使用する場合は依然としてＲＯＭ容量に制約
があり、プログラムのメモリ効率を向上させることは極
めて重要な課題である。
プで構成されるマイクロコンピュータシステムの場合は
、多少メモリ効率が落ちても格別問題にはならなくなっ
てきている。しかしながら、特にｌチップマイクロコン
ピュータを使用する場合は依然としてＲＯＭ容量に制約
があり、プログラムのメモリ効率を向上させることは極
めて重要な課題である。
既に分岐先アドレスの指定ビット数を少なくする工夫が
なされているが、実際には最低５ビツトのアドレスが必
要とされ、最も一般的な８ビツトマイクロコンピユータ
では、８ビット以上のアドレスが必要である。更に、情
報処理装置の利用拡大と共に、この種の装置はより高機
能化が図られており、これを内蔵ＲＯＭの容量拡大によ
って対応することは、製品コストを押し上げることにな
る。
なされているが、実際には最低５ビツトのアドレスが必
要とされ、最も一般的な８ビツトマイクロコンピユータ
では、８ビット以上のアドレスが必要である。更に、情
報処理装置の利用拡大と共に、この種の装置はより高機
能化が図られており、これを内蔵ＲＯＭの容量拡大によ
って対応することは、製品コストを押し上げることにな
る。
そこで、本発明の目的は、使用するＲＯＭの容量を拡大
することなく、条件分岐命令等を効率よく処理すること
のできる新規なプログラムカラン □りの構成を提供
することにある。
することなく、条件分岐命令等を効率よく処理すること
のできる新規なプログラムカラン □りの構成を提供
することにある。
問題点を解決するための手段
即ち、本発明により、プログラムを格納したメモリのア
ドレスをプログラムカウンタによって指示するように構
成されたマイクロコンピュータのプログラムカウンタ回
路であって、 連続した桁により形成される少なくとも２つのグループ
に分割したアドレスを該グループ毎に値を指示するよう
に構成された前記グループ数に対応する数のプログラム
カウンタを備え、該プログラムカウンタに対するカウン
トアツプ並びにカウントダウンの指示と、カウントパル
ス信号の入力可否の指示とを、前記グループのうちの複
数のグループに対して選択的にまたは同時に実行するこ
とを特徴とするプログラムカウンタ回路が提供される。
ドレスをプログラムカウンタによって指示するように構
成されたマイクロコンピュータのプログラムカウンタ回
路であって、 連続した桁により形成される少なくとも２つのグループ
に分割したアドレスを該グループ毎に値を指示するよう
に構成された前記グループ数に対応する数のプログラム
カウンタを備え、該プログラムカウンタに対するカウン
トアツプ並びにカウントダウンの指示と、カウントパル
ス信号の入力可否の指示とを、前記グループのうちの複
数のグループに対して選択的にまたは同時に実行するこ
とを特徴とするプログラムカウンタ回路が提供される。
立Ｊ
本発明に従うプログラムカウンタ回路は、プログラム格
納メモリのアドレス指示を、例えば上位側と下位側の２
つに分けて、これを各々処理する２つのプログラムカウ
ンタを備えることをその主要な特徴としている。
納メモリのアドレス指示を、例えば上位側と下位側の２
つに分けて、これを各々処理する２つのプログラムカウ
ンタを備えることをその主要な特徴としている。
即ち、前述した従来のプログラムカウンタ回路によって
形成されるアドレス空間が、いわば−次元的に展開され
ているのに対して、本発明に従うプログラムカウンタ回
路では、アドレス空間が２次元的あるいは多次元的に展
開される。従って、従来のプログラムの処理の流れは通
常前進のみで分岐命令時に流れが飛躍するという方式で
あったが、本発明によるプログラムカウンタ回路を用い
た場合は、いわば前後左右を含むどの方向にも進むこと
ができる。
形成されるアドレス空間が、いわば−次元的に展開され
ているのに対して、本発明に従うプログラムカウンタ回
路では、アドレス空間が２次元的あるいは多次元的に展
開される。従って、従来のプログラムの処理の流れは通
常前進のみで分岐命令時に流れが飛躍するという方式で
あったが、本発明によるプログラムカウンタ回路を用い
た場合は、いわば前後左右を含むどの方向にも進むこと
ができる。
以下に図面を参照して本発明をより具体的に詳述するが
、以下に開示するものは本発明の一実施例に過ぎず、本
発明の技術的範囲を何ら限定するものではない。
、以下に開示するものは本発明の一実施例に過ぎず、本
発明の技術的範囲を何ら限定するものではない。
実施例
第１図は、本発明に従うプログラムカウンタ回路を搭載
したシステムの構成を模式的示すブロック図である。
したシステムの構成を模式的示すブロック図である。
このシステムでは、プログラムを格納したＲＯＭ３に対
して第１並びに第２のプログラムカウンタｌおよび２を
備えている。これらのプログラムカウンタ１．２は、い
ずれも可逆的なカウントが可能なものであり、カウンタ
方向を指示するＵ／Ｄ端子と、カランと指示されるＣＫ
端子とを備えている。本実施例では、プログラムカウン
タ１がＲＯＭ３の上位アドレスを、プログラムカウンタ
２がＲＯＭ３の下位アドレスを指示するように構成され
ている。また、第１図中で点線によって包囲された回路
は、上述のプログラムカウンタ１．２に対して、カウン
ト方向とカウントの実行とを指示するカウントパルスを
発生する選択回路５である。
して第１並びに第２のプログラムカウンタｌおよび２を
備えている。これらのプログラムカウンタ１．２は、い
ずれも可逆的なカウントが可能なものであり、カウンタ
方向を指示するＵ／Ｄ端子と、カランと指示されるＣＫ
端子とを備えている。本実施例では、プログラムカウン
タ１がＲＯＭ３の上位アドレスを、プログラムカウンタ
２がＲＯＭ３の下位アドレスを指示するように構成され
ている。また、第１図中で点線によって包囲された回路
は、上述のプログラムカウンタ１．２に対して、カウン
ト方向とカウントの実行とを指示するカウントパルスを
発生する選択回路５である。
ＲＯＭ３の出力の内、命令コードはデコーダ４に送られ
、進行方向指示コードｂ、ｃは回路５に送られる。コー
ドｂはＥＸＯＲ回路５２を経由してカウンタ１．２のア
ップダウンを指示する。コートｃ ハＥ Ｘ ＯＲ回路
５３を経由し、ＮＯＴ回路５４、ＡＮＤ回路５５．５６
によって構成される選択回路に指示を出す。この指示に
よりカウントパルス信号ａがカウンタｌ、２のどちらに
与えられるか決定される。条件分岐命令を実行した場合
、分岐条件が成立すると回路５１の出力が１”となり、
ＥＸＯＲ回路５２．５３によりコードｂ、ｃが反転され
る。
、進行方向指示コードｂ、ｃは回路５に送られる。コー
ドｂはＥＸＯＲ回路５２を経由してカウンタ１．２のア
ップダウンを指示する。コートｃ ハＥ Ｘ ＯＲ回路
５３を経由し、ＮＯＴ回路５４、ＡＮＤ回路５５．５６
によって構成される選択回路に指示を出す。この指示に
よりカウントパルス信号ａがカウンタｌ、２のどちらに
与えられるか決定される。条件分岐命令を実行した場合
、分岐条件が成立すると回路５１の出力が１”となり、
ＥＸＯＲ回路５２．５３によりコードｂ、ｃが反転され
る。
以上の動作によりプログラムアドレスは、カウンタ１．
２による２次元アドレス上をＲＯＭ３の出力の内のｂＳ
ｃによって、前後左右に進むことができる。また分岐条
件が成立すると、ｂ、ｃで指示された方向に対し右手方
向へ進路が変化する。
２による２次元アドレス上をＲＯＭ３の出力の内のｂＳ
ｃによって、前後左右に進むことができる。また分岐条
件が成立すると、ｂ、ｃで指示された方向に対し右手方
向へ進路が変化する。
実施例２
第２図は、本発明に従うプログラムカウンタ回路の他の
態様の構成を示すブロック図である。、 −第１図と異
なるのは、ＲＯＭ ３より出力される進行方向指示コー
ドがす、ｃＳｄの３本になったこと、分岐条件が成立し
た場合の方向変化を減算器５２′で行うこと、およびコ
ードｂＳｃＳｄのデコードのために、ゲートが増えてい
ることである。
態様の構成を示すブロック図である。、 −第１図と異
なるのは、ＲＯＭ ３より出力される進行方向指示コー
ドがす、ｃＳｄの３本になったこと、分岐条件が成立し
た場合の方向変化を減算器５２′で行うこと、およびコ
ードｂＳｃＳｄのデコードのために、ゲートが増えてい
ることである。
この実施例では進行方向が前後左右だけではなく斜め方
向も加えた８方向に指定できる。これによりプログラム
のアドレス割付けの自由度が大きくなりプログラム生成
時間が早くなるという利点がある。
向も加えた８方向に指定できる。これによりプログラム
のアドレス割付けの自由度が大きくなりプログラム生成
時間が早くなるという利点がある。
発明の詳細
な説明したように、本発明によるプログラムカウンタ回
路を使用したマイクロコンピュータでは、メモリ空間が
いわば多次元に展開しており、分岐先アドレスを指示す
るのではなく、いわばプログラムの進行方向を指示する
ことによって分岐命令を処理することができる。最も一
般的な２分岐の場合ならば、この指示は２ビツトコード
で足りる。従って、これによりプログラムのメモリ効率
を上げることができる効果がある。
路を使用したマイクロコンピュータでは、メモリ空間が
いわば多次元に展開しており、分岐先アドレスを指示す
るのではなく、いわばプログラムの進行方向を指示する
ことによって分岐命令を処理することができる。最も一
般的な２分岐の場合ならば、この指示は２ビツトコード
で足りる。従って、これによりプログラムのメモリ効率
を上げることができる効果がある。
また、本発明の適用したマイクロコンピュータのプログ
ラムを生成するには、アドレス割付けの処理を２次元以
上の多次元領域で行う必要があり、従来より生成時間を
必要とするが、プログラム開発用のコンピュータは年々
高速化されており、開発費や開発期間の増加に対する影
響は、開発された製品のコストに対する影響に対して極
めて僅かである。
ラムを生成するには、アドレス割付けの処理を２次元以
上の多次元領域で行う必要があり、従来より生成時間を
必要とするが、プログラム開発用のコンピュータは年々
高速化されており、開発費や開発期間の増加に対する影
響は、開発された製品のコストに対する影響に対して極
めて僅かである。
第１図は本発明の第１の実施例のブロック図、第２図は
本発明の第２の実施例のブロック図である。 〔主な参照番号〕 １．２・・・・プログラムカウンタ、 ３・・・・・・プログラム格納ＲＯＭ。 ４・・・・・・令名デコーダ、 ５．５゛ ・・・選択回路、 ５１．５１′ ・・・分岐制御回路、 ５２．５３．５５゛ ・・・・・ＥＸＯＲ回路、５４
．５３’ ５４° ・・・・・ＮＯＴ回路、５５．５６
．５８”、５９°・・・ＡＮＤ回路、５６°、５７゛・
・・ＮＡＮＤＡＮＤ 回路° ・・・・・３ビツト減算器、
本発明の第２の実施例のブロック図である。 〔主な参照番号〕 １．２・・・・プログラムカウンタ、 ３・・・・・・プログラム格納ＲＯＭ。 ４・・・・・・令名デコーダ、 ５．５゛ ・・・選択回路、 ５１．５１′ ・・・分岐制御回路、 ５２．５３．５５゛ ・・・・・ＥＸＯＲ回路、５４
．５３’ ５４° ・・・・・ＮＯＴ回路、５５．５６
．５８”、５９°・・・ＡＮＤ回路、５６°、５７゛・
・・ＮＡＮＤＡＮＤ 回路° ・・・・・３ビツト減算器、
Claims (1)
- 【特許請求の範囲】 プログラムを格納したメモリのアドレスをプログラムカ
ウンタによって指示するように構成されたマイクロコン
ピュータのプログラムカウンタ回路であって、 連続した桁により形成される少なくとも２つのグループ
に分割したアドレスを該グループ毎に値を指示するよう
に構成された前記グループ数に対応する数のプログラム
カウンタを備え、 該プログラムカウンタに対するカウントアップ並びにカ
ウントダウンの指示と、カウントパルス信号の入力可否
の指示とを、前記グループのうちの複数のグループに対
して選択的にまたは同時に実行することを特徴とするプ
ログラムカウンタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30795987A JPH01149134A (ja) | 1987-12-05 | 1987-12-05 | マイクロコンピュータのプログラムカウンタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30795987A JPH01149134A (ja) | 1987-12-05 | 1987-12-05 | マイクロコンピュータのプログラムカウンタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01149134A true JPH01149134A (ja) | 1989-06-12 |
Family
ID=17975230
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30795987A Pending JPH01149134A (ja) | 1987-12-05 | 1987-12-05 | マイクロコンピュータのプログラムカウンタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01149134A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009148035A1 (ja) | 2008-06-06 | 2009-12-10 | 日本たばこ産業株式会社 | タングリッド型パッケージ |
| WO2011007422A1 (ja) | 2009-07-14 | 2011-01-20 | 日本たばこ産業株式会社 | シガレットパッケージ |
-
1987
- 1987-12-05 JP JP30795987A patent/JPH01149134A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009148035A1 (ja) | 2008-06-06 | 2009-12-10 | 日本たばこ産業株式会社 | タングリッド型パッケージ |
| WO2011007422A1 (ja) | 2009-07-14 | 2011-01-20 | 日本たばこ産業株式会社 | シガレットパッケージ |
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