JPH01149448A - 集積ディジタル回路 - Google Patents
集積ディジタル回路Info
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- JPH01149448A JPH01149448A JP63274628A JP27462888A JPH01149448A JP H01149448 A JPH01149448 A JP H01149448A JP 63274628 A JP63274628 A JP 63274628A JP 27462888 A JP27462888 A JP 27462888A JP H01149448 A JPH01149448 A JP H01149448A
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- circuit
- integrated digital
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- digital circuit
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
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- H—ELECTRICITY
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- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
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- Logic Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は集積ディジタル回路に関するもので、該集積デ
ィジタル回路は、第１導電形ＭＯＳ （酸化金属半導
体）トランジスタをもち、該ＭＯ３トランジスタのドレ
インは１つの出力端子と結合しておリ、かつ第１電源端
子に第１副回路経由で接続しており、そのゲートは第１
入力端子に接続されており、一方そのソースは第２電源
端子に第２副回路経由で接続されており、該第２副回路
は第１導電形ＭＯ５トランジスタを少なくとも１つもち
、該第１及び第２副回路は第２入力端子経由で駆動され
るものである。
ィジタル回路は、第１導電形ＭＯＳ （酸化金属半導
体）トランジスタをもち、該ＭＯ３トランジスタのドレ
インは１つの出力端子と結合しておリ、かつ第１電源端
子に第１副回路経由で接続しており、そのゲートは第１
入力端子に接続されており、一方そのソースは第２電源
端子に第２副回路経由で接続されており、該第２副回路
は第１導電形ＭＯ５トランジスタを少なくとも１つもち
、該第１及び第２副回路は第２入力端子経由で駆動され
るものである。
ここに述べる種類の回路は国際特許出願筒ＷＯ３６；１
０３６３２号からよく知られており、該出願が開示して
いるのは、第１トランジスタが上述の第２トランジスタ
と縦つなぎに接続しているということで、これは第２ト
ランジスタのドレインに於ける関連高電界強度がいわゆ
る「ホット・キャリヤ・ストレス」と称する現実の危険
をもたらすことを意味するところの第２トランジスタを
通過する過剰電圧を防止するためのものである。該国際
特許出願が開示している回路の第１トランジスタのゲー
トは、第１電源端子上の電圧＋■に等しいかそれより小
さい制御電圧■、を受ける。通常の標準電源電圧（例え
ば５Ｖ）の場合、制御電圧■２はこの正の電源電圧に等
しく、それはチャネル長が例えば１μｍより小さい（サ
ブミクロン）トランジスタには適さない、その理由は、
それを超えると「ホット・キャリヤ・ストレス」を起こ
してしまう最大許容電圧がこれらのトランジスタを通過
する場合はもっと大きいチャネル長をもつトランジスタ
の場合よりも低いからである。「ホット・キャリヤ・ス
トレスＪ防止のため、上記国際出願の制御電圧■２は、
サブミクロントランジスタに対しては正の供給電圧（５
■）より小さくしなければならない。よって正の電源電
圧より小さい制御電圧■９を生成するための付加回路が
必要である。
０３６３２号からよく知られており、該出願が開示して
いるのは、第１トランジスタが上述の第２トランジスタ
と縦つなぎに接続しているということで、これは第２ト
ランジスタのドレインに於ける関連高電界強度がいわゆ
る「ホット・キャリヤ・ストレス」と称する現実の危険
をもたらすことを意味するところの第２トランジスタを
通過する過剰電圧を防止するためのものである。該国際
特許出願が開示している回路の第１トランジスタのゲー
トは、第１電源端子上の電圧＋■に等しいかそれより小
さい制御電圧■、を受ける。通常の標準電源電圧（例え
ば５Ｖ）の場合、制御電圧■２はこの正の電源電圧に等
しく、それはチャネル長が例えば１μｍより小さい（サ
ブミクロン）トランジスタには適さない、その理由は、
それを超えると「ホット・キャリヤ・ストレス」を起こ
してしまう最大許容電圧がこれらのトランジスタを通過
する場合はもっと大きいチャネル長をもつトランジスタ
の場合よりも低いからである。「ホット・キャリヤ・ス
トレスＪ防止のため、上記国際出願の制御電圧■２は、
サブミクロントランジスタに対しては正の供給電圧（５
■）より小さくしなければならない。よって正の電源電
圧より小さい制御電圧■９を生成するための付加回路が
必要である。
本発明の目的は、トランジスタに対し「ホット・キャリ
ヤ・ストレスｊの危険が最小であり、かつ供給電圧より
低い電圧を生成するための回路を必要とせず、なお該回
路は通常の供給電圧（例えば５Ｖ）を使って動作するに
適するところの集積ディジタル回路を与えることにある
。
ヤ・ストレスｊの危険が最小であり、かつ供給電圧より
低い電圧を生成するための回路を必要とせず、なお該回
路は通常の供給電圧（例えば５Ｖ）を使って動作するに
適するところの集積ディジタル回路を与えることにある
。
これを達成するために、本発明に係る集積ディジタル回
路は、いわゆる「ホット・キャリヤ・ストレス」を抑止
するため次の手段のうち少なくとも１つを採ること、す
なわち１つの手段としては第１トランジスタは第２トラ
ンジスタよりも高いしきい値電圧（スレンショウルド電
圧）をもつこと、もう１つの手段としては第１トランジ
スタのチャネル長は第２トランジスタのそれよりも大き
いこと、を特徴とする。
路は、いわゆる「ホット・キャリヤ・ストレス」を抑止
するため次の手段のうち少なくとも１つを採ること、す
なわち１つの手段としては第１トランジスタは第２トラ
ンジスタよりも高いしきい値電圧（スレンショウルド電
圧）をもつこと、もう１つの手段としては第１トランジ
スタのチャネル長は第２トランジスタのそれよりも大き
いこと、を特徴とする。
第１トランジスタがより高いしきい値電圧をもつトラン
ジスタと置換えられるときは、第２トランジスタを通過
して起きる最大電圧は減少し従って「ホット・キャリア
・ストレス」の危険も減少する。
ジスタと置換えられるときは、第２トランジスタを通過
して起きる最大電圧は減少し従って「ホット・キャリア
・ストレス」の危険も減少する。
第１トランジスタのチャネル長が第２トランジスタのそ
れを超えるとき、出力端子上の容量負荷の場合に於いて
は、副回路Ｄ１及びＤ２がそれぞれ完全に伝導的なると
きに容量負荷は完全に充電及び放電される。容量負荷の
放電中、実質的に完全な電源電圧が第１トランジスタの
主電極を通過して現れる（第２トランジスタとは対称的
に）。結果的に第１トランジスタは、チャネル長の大き
い方が「ホット・キャリア・ストレス」の危険が小さい
が故に、第２トランジスタよりも大きいチャネル長をも
つことが好ましい。
れを超えるとき、出力端子上の容量負荷の場合に於いて
は、副回路Ｄ１及びＤ２がそれぞれ完全に伝導的なると
きに容量負荷は完全に充電及び放電される。容量負荷の
放電中、実質的に完全な電源電圧が第１トランジスタの
主電極を通過して現れる（第２トランジスタとは対称的
に）。結果的に第１トランジスタは、チャネル長の大き
い方が「ホット・キャリア・ストレス」の危険が小さい
が故に、第２トランジスタよりも大きいチャネル長をも
つことが好ましい。
本発明に係る集積ディジタル回路は、電源電圧よりも低
い電圧を生成するのに必要な付加回路を省略できるとい
う利点、該集積ディジタル回路中の「ホット・キャリア
・ストレス」の危険が最小であるという利点及び該回路
は通常の標準電源電圧（例えば５Ｖ）で動作できるとい
う利点を備えている。
い電圧を生成するのに必要な付加回路を省略できるとい
う利点、該集積ディジタル回路中の「ホット・キャリア
・ストレス」の危険が最小であるという利点及び該回路
は通常の標準電源電圧（例えば５Ｖ）で動作できるとい
う利点を備えている。
本発明の実施例を、図面を引用してこれから説明する。
第１図は本発明の集積ディジタル回路の実施例の１つを
示す。該回路は、ＮＨＯ２Ｉ−ランジスタＮ、と第１副
回路Ｄ１及び第２副回路Ｄ２とをもつ。トランジスタＮ
、のドレインは出力端子■。Ｕアに接続し、かつ副回路
り、を経由して第１電源端子Ｖ、に接続している。トラ
ンジスタＮ１のソースは節点Ａと結合し、かつ第２副回
路Ｄ２を経由して第２電源端子ｖ２と結合している。ト
ランジスタＮ＋のゲートは第１入力端子Ｖ ＲＥＦに接
続している。更に副回路貼及びＤ２は入力端子ＶＩＮに
接続している。副回路貼は論理回路を実現するため１つ
又はそれ以上のトランジスタあるいは１つの抵抗をもち
、副回路Ｄ２は同じ（１つ又はそれ以上のトランジスタ
をもつことができる。例えば、論理変換回路を実現する
ために、副回路Ｄ１として例えばＰＭＯ５ｌ−ランジス
タを選び、副回路Ｄ２としてＮＭＯＳトランジスタを選
ぶことができる。２つの論理入力をもつＮＡＮＤｉ能を
実現するためには、副回路り、として並列に接続される
第１及び第２ ＰＭＯ５ｌ−ランジスタを選び、副回路
Ｄ２として縦続接続される２つのＮＭＯＳ トランジス
タを選ぶことができる。そのときは第１ ＰＭＯ３トラ
ンジスタのゲート電極と第２ ＮＭＯＳ ｌ−ランジス
タとは相互に及び第１論理入力へ接続され、かつ第２
ＰＭＯＳトランジスタのゲート電極と第３ ＮＭＯＳ
トランジスタとは相互に及び第２論理入力へ接続される
。もう１つの例としてＮＯＲ機能の場合は、副回路Ｄ１
は２つの縦続接続ＰＭＯ５トランジスタをもち、副回路
Ｄ２は２つの並列接続ＮＭＯ５トランジスタをもつ。
示す。該回路は、ＮＨＯ２Ｉ−ランジスタＮ、と第１副
回路Ｄ１及び第２副回路Ｄ２とをもつ。トランジスタＮ
、のドレインは出力端子■。Ｕアに接続し、かつ副回路
り、を経由して第１電源端子Ｖ、に接続している。トラ
ンジスタＮ１のソースは節点Ａと結合し、かつ第２副回
路Ｄ２を経由して第２電源端子ｖ２と結合している。ト
ランジスタＮ＋のゲートは第１入力端子Ｖ ＲＥＦに接
続している。更に副回路貼及びＤ２は入力端子ＶＩＮに
接続している。副回路貼は論理回路を実現するため１つ
又はそれ以上のトランジスタあるいは１つの抵抗をもち
、副回路Ｄ２は同じ（１つ又はそれ以上のトランジスタ
をもつことができる。例えば、論理変換回路を実現する
ために、副回路Ｄ１として例えばＰＭＯ５ｌ−ランジス
タを選び、副回路Ｄ２としてＮＭＯＳトランジスタを選
ぶことができる。２つの論理入力をもつＮＡＮＤｉ能を
実現するためには、副回路り、として並列に接続される
第１及び第２ ＰＭＯ５ｌ−ランジスタを選び、副回路
Ｄ２として縦続接続される２つのＮＭＯＳ トランジス
タを選ぶことができる。そのときは第１ ＰＭＯ３トラ
ンジスタのゲート電極と第２ ＮＭＯＳ ｌ−ランジス
タとは相互に及び第１論理入力へ接続され、かつ第２
ＰＭＯＳトランジスタのゲート電極と第３ ＮＭＯＳ
トランジスタとは相互に及び第２論理入力へ接続される
。もう１つの例としてＮＯＲ機能の場合は、副回路Ｄ１
は２つの縦続接続ＰＭＯ５トランジスタをもち、副回路
Ｄ２は２つの並列接続ＮＭＯ５トランジスタをもつ。
トランジスタＮ１は節点Ａに於ける電圧を副回路Ｄ２の
１つ又はそれ以上のトランジスタ中に［ホット・キャリ
ア・ストレスＪを生じない値に限定する役割を果たす。
１つ又はそれ以上のトランジスタ中に［ホット・キャリ
ア・ストレスＪを生じない値に限定する役割を果たす。
第１図に示す回路の動作は以下の如くである：この場合
のディジタル回路の例として論理変換回路を用いると、
副回路Ｄ１としてＰ？ＩＯ５ｌ−ランジスタＰ１を選び
副回路Ｄ２としてＮＭＯＳ トランジスタＮ２を選んだ
として、Ｐｌのゲートも入力端子ＶＩＮに接続している
。入力端子ＶＩＮ上に論理的に高い入力信号があるとき
、トランジスタＮ２は導通的でトランジスタＰ１は阻止
的となる。もし■□、が十分高いならば、すなわち ＶＲＥＦ ＞ＶＡ ＋ＶＴ旧 但し、■４は節点Ａの電圧 ＶＴ１はトランジスタＮ１のしきい値電圧であるときに
は、トランジスタＮ、は導通的で出力端子■。ｏ７は論
理的に低となる。入力端子■、上に論理的に低い入力信
号があるとき、トランジスタＮ２は阻止的でトランジス
タＰＬは導通的となり、出力端子■。Ｎ７は論理的に高
となる。そのとき節点Ａの電圧は Ｖ、＝ＶえＥＦ ｖ、□ に等しい値に達し、該電圧はトランジスタＮ２のドレイ
ン及びソースを通過して現れるのである。それを超えれ
ば上述の「ホット・キャリア・ストレス」の生じるとこ
ろの、後者のトランジスタのドレイン及びソースを通過
する最大許容電圧はとりわけ該ＮＭＯＳ トランジスタ
のチャネル長により左右され、チャネル長が減少すれば
該最大許容電圧も低くなる。サブミクロンＰＭＯ５トラ
ンジスタＰ１及びサブミクロントランジスタＮ２をもつ
上述の種類の変換回路について行われたシミュレーショ
ンによれば、トランジスタＮ２のドレイン上の最大許容
電圧は電源端子ｖ１の電圧よりも十分に低いことが示さ
れた。チャネル長が０．７ μｍのＮＭＯＳ トランジ
スタＮ２では、電源電圧が４■に減じたときには最早「
ホット・キャリア・ストレス」は生じない。入力端子■
□、が電源端子Ｖ、に接続されているときには、このこ
とは、節点への電圧が極端に高くならないことを保証す
るために、トランジスタＮ、のしきい値電圧が十分増加
していなければならないことを意味するか、又はトラン
ジスタＮ１及びＮ２の同じしきい値電圧のために、電圧
Ｖ ＲＥＦは電源端子Ｖ、の電圧よりも低く選ばれなけ
ればならないことを意味する。チャネル長０．７ μｍ
のトランジスタＮ２に対しては、しきい値電圧ＶＴＨＩ
が約０．８ Ｖ増加するか又は電圧Ｖ ＲＥＦが電源端
子ｖ１に関して約０．８ Ｖｉａ少するかすれば最早［
ホット・キャリア・ストレスｊは生じないように思われ
る。入力信号ＶＩＮが論理的低から論理的高に転換する
とき、節点Ａはごく短い時間経過後ｖ２に等しい電圧を
運ぶ、その訳はトランジスタＮ２の寄生キャパシタンス
は出力端子■。、７の容量負荷よりずっと速やかに放電
するからである。トランジスタＮ、のドレインの上の端
子■。Ｎ７上の容量負荷の充電により、トランジスタＮ
１のドレイン及びソースを通る電位差が一時的に起こり
、該電位差は電源端子ＶＩ＋ ｖＺ間の電位差と実質的
に等しい。トランジスタＮ１中の「ホット・キャリア・
ストレス」を防止するために、このトランジスタのため
のチャネル長はトランジスタＮ２のチャネル長よりも大
きいものを選ぶことができる。更に、この論理変換回路
の例においては、トランジスタＮ、のチャネル幅はトラ
ンジスタＮ２のチャネル幅にほぼ等しく選ぶこともでき
、−ｉ的に副回路Ｄ２内の１組のトランジスタの場合に
ついては、該１組のトランジスタの実効チャネル幅にほ
ぼ等しくすることができ、それにより入力信号ＶＩＮが
論理低から論理高に転換するのに応じて節点Ａの電圧は
供給端子ｖ２上の電圧よりも高くなることが保証され、
従ってＶ、、 Ｖｚ間の全供給電位差がトランジスタＮ
１のドレインとソースを通って起こることはなく、よっ
てトランジスタＮ、中の「ホット・キャリア・ストレス
」の危険もまたこの段階で減少する。実効幅という語を
ここでは、この幅をもつ架空のトランジスタが副回路Ｄ
２中の１組のトランジスタがすべて導通的であるとき該
１組のトランジスタと同じ伝導率をもつ、という意味と
理解する。すでに述べたように副回路Ｄ２は実現すべき
論理機能に応じていくつかのＮＭＯＳトランジスタをも
つのであるから、副回路Ｄ２中のすべてのＮＭＯＳ ト
ランジスタは、チャネル長が例えば１μｍより大きい単
一付加トランジスタＮ、が用いられる時、チャネル長が
ｒａｍより小さいように構築することができる。
のディジタル回路の例として論理変換回路を用いると、
副回路Ｄ１としてＰ？ＩＯ５ｌ−ランジスタＰ１を選び
副回路Ｄ２としてＮＭＯＳ トランジスタＮ２を選んだ
として、Ｐｌのゲートも入力端子ＶＩＮに接続している
。入力端子ＶＩＮ上に論理的に高い入力信号があるとき
、トランジスタＮ２は導通的でトランジスタＰ１は阻止
的となる。もし■□、が十分高いならば、すなわち ＶＲＥＦ ＞ＶＡ ＋ＶＴ旧 但し、■４は節点Ａの電圧 ＶＴ１はトランジスタＮ１のしきい値電圧であるときに
は、トランジスタＮ、は導通的で出力端子■。ｏ７は論
理的に低となる。入力端子■、上に論理的に低い入力信
号があるとき、トランジスタＮ２は阻止的でトランジス
タＰＬは導通的となり、出力端子■。Ｎ７は論理的に高
となる。そのとき節点Ａの電圧は Ｖ、＝ＶえＥＦ ｖ、□ に等しい値に達し、該電圧はトランジスタＮ２のドレイ
ン及びソースを通過して現れるのである。それを超えれ
ば上述の「ホット・キャリア・ストレス」の生じるとこ
ろの、後者のトランジスタのドレイン及びソースを通過
する最大許容電圧はとりわけ該ＮＭＯＳ トランジスタ
のチャネル長により左右され、チャネル長が減少すれば
該最大許容電圧も低くなる。サブミクロンＰＭＯ５トラ
ンジスタＰ１及びサブミクロントランジスタＮ２をもつ
上述の種類の変換回路について行われたシミュレーショ
ンによれば、トランジスタＮ２のドレイン上の最大許容
電圧は電源端子ｖ１の電圧よりも十分に低いことが示さ
れた。チャネル長が０．７ μｍのＮＭＯＳ トランジ
スタＮ２では、電源電圧が４■に減じたときには最早「
ホット・キャリア・ストレス」は生じない。入力端子■
□、が電源端子Ｖ、に接続されているときには、このこ
とは、節点への電圧が極端に高くならないことを保証す
るために、トランジスタＮ、のしきい値電圧が十分増加
していなければならないことを意味するか、又はトラン
ジスタＮ１及びＮ２の同じしきい値電圧のために、電圧
Ｖ ＲＥＦは電源端子Ｖ、の電圧よりも低く選ばれなけ
ればならないことを意味する。チャネル長０．７ μｍ
のトランジスタＮ２に対しては、しきい値電圧ＶＴＨＩ
が約０．８ Ｖ増加するか又は電圧Ｖ ＲＥＦが電源端
子ｖ１に関して約０．８ Ｖｉａ少するかすれば最早［
ホット・キャリア・ストレスｊは生じないように思われ
る。入力信号ＶＩＮが論理的低から論理的高に転換する
とき、節点Ａはごく短い時間経過後ｖ２に等しい電圧を
運ぶ、その訳はトランジスタＮ２の寄生キャパシタンス
は出力端子■。、７の容量負荷よりずっと速やかに放電
するからである。トランジスタＮ、のドレインの上の端
子■。Ｎ７上の容量負荷の充電により、トランジスタＮ
１のドレイン及びソースを通る電位差が一時的に起こり
、該電位差は電源端子ＶＩ＋ ｖＺ間の電位差と実質的
に等しい。トランジスタＮ１中の「ホット・キャリア・
ストレス」を防止するために、このトランジスタのため
のチャネル長はトランジスタＮ２のチャネル長よりも大
きいものを選ぶことができる。更に、この論理変換回路
の例においては、トランジスタＮ、のチャネル幅はトラ
ンジスタＮ２のチャネル幅にほぼ等しく選ぶこともでき
、−ｉ的に副回路Ｄ２内の１組のトランジスタの場合に
ついては、該１組のトランジスタの実効チャネル幅にほ
ぼ等しくすることができ、それにより入力信号ＶＩＮが
論理低から論理高に転換するのに応じて節点Ａの電圧は
供給端子ｖ２上の電圧よりも高くなることが保証され、
従ってＶ、、 Ｖｚ間の全供給電位差がトランジスタＮ
１のドレインとソースを通って起こることはなく、よっ
てトランジスタＮ、中の「ホット・キャリア・ストレス
」の危険もまたこの段階で減少する。実効幅という語を
ここでは、この幅をもつ架空のトランジスタが副回路Ｄ
２中の１組のトランジスタがすべて導通的であるとき該
１組のトランジスタと同じ伝導率をもつ、という意味と
理解する。すでに述べたように副回路Ｄ２は実現すべき
論理機能に応じていくつかのＮＭＯＳトランジスタをも
つのであるから、副回路Ｄ２中のすべてのＮＭＯＳ ト
ランジスタは、チャネル長が例えば１μｍより大きい単
一付加トランジスタＮ、が用いられる時、チャネル長が
ｒａｍより小さいように構築することができる。
第２図は本発明に係る集積ディジタル回路のもう１つの
実施例を示す。該回路は第１．第２．第３及び第４ Ｎ
ＭＯＳ トランジスタＮＩ＋ Ｎｉｌ Ｎ３及びＮ４と
１つのＰＭＯＳトランジスタＰ１とをもつ。電源端子ｖ
１はトランジスタＰ１のソースと、トランジスタＮ３の
ドレイン及びゲートと、トランジスタＮ４のゲートとへ
接続している。トランジスタＮ、のソースはトランジス
タ島のゲートとトランジスタＮ４のドレインとに結合し
、トランジスタＮ４のソースは電源輸子ｖ２へ接続し、
またトランジスタＮ、及びＰＩの２つのドレインは互い
に接続し、かつ出力端子■。ＬＩＴへ接続する。トラン
ジスタＮ１のソースはトランジスタＮ２のドレインと結
合し、トランジスタＮ２のソースは第２電源端子ｖ２と
接続している。更に、トランジスタＰｌ及びＮ２のゲー
ト接続は第２入力端子■１Ｎへ接続している。
実施例を示す。該回路は第１．第２．第３及び第４ Ｎ
ＭＯＳ トランジスタＮＩ＋ Ｎｉｌ Ｎ３及びＮ４と
１つのＰＭＯＳトランジスタＰ１とをもつ。電源端子ｖ
１はトランジスタＰ１のソースと、トランジスタＮ３の
ドレイン及びゲートと、トランジスタＮ４のゲートとへ
接続している。トランジスタＮ、のソースはトランジス
タ島のゲートとトランジスタＮ４のドレインとに結合し
、トランジスタＮ４のソースは電源輸子ｖ２へ接続し、
またトランジスタＮ、及びＰＩの２つのドレインは互い
に接続し、かつ出力端子■。ＬＩＴへ接続する。トラン
ジスタＮ１のソースはトランジスタＮ２のドレインと結
合し、トランジスタＮ２のソースは第２電源端子ｖ２と
接続している。更に、トランジスタＰｌ及びＮ２のゲー
ト接続は第２入力端子■１Ｎへ接続している。
第２図に示す回路の動作は以下の如くである：集積ディ
ジタル回路の用途の例として再び上述の論理変換回路を
採るが、トランジスタＮ１のゲートはトランジスタＮ３
及びＮ４から発生する信号を受けるものとする。トラン
ジスタＮ、のゲートは第１電源端子に接続しているので
、トランジスタＮ、のゲートは Ｖ冨−７丁８３＋ 但し、Ｖ ＴＨ３はトランジスタＮ３のしきい値電圧 に等しい電圧を受ける。その訳はトランジスタＮ３は小
電流を通し、それはトランジスタＮ４が導通的であるか
ら第２電源端子ｖ２の方へ流出するが故である。トラン
ジスタＮ３及びＮ４を通る電流値が小さ（従って電流消
費が低いことを保証するために、トランジスタＮ４のチ
ャネル長は大きいことが好ましい。かくしてトランジス
タＮ２のドレインーヒに起こる最大電圧は ■ｌ ’ ＴＨＩ −■ＴＨ３＋但しＶＴ）１１
はトランジスタＮ、のしきい値電圧 となり、これは「ホット・キャリア・ストレス」を生起
させない最大許容電圧よりも小さい。トランジスタＰ１
及びＮ２が変換回路を形成することはこの手法の状態か
らよく知られている、すなわち入力端子ＶＩＮ上の入力
信号が論理的筒の場合は、トランジスタＮ２は導通的、
トランジスタＰ１は阻止的でトランジスタＮＩも同じく
導通的となるから、出力端子■。Ｕ、は論理的低となる
、また入力端子ＶＩＮ上の入力信号が論理的低の場合は
、トランジスタＮ２は阻止的でトランジスタＰ、は導通
的だから出力端子■。ｕｔは論理的筒となる。トランジ
スタＮ３及びＮ４により生成される基準電圧Ｖ ＲＥＦ
は１つまたはそれ以上のディジタル副回路のために用い
ることができ、それ故、１つの基準電圧Ｖ ＲＥＦは１
つの集積ディジタル回路中で唯１回だけ生成されること
を要する。このことはトランジスタＮ４はそのチャネル
長が大きい故に相対的に大ではあるが、それは１つの集
積回路中でサブミクロンのトランジスタに比較してごく
小さい表面積を占めるだけである。
ジタル回路の用途の例として再び上述の論理変換回路を
採るが、トランジスタＮ１のゲートはトランジスタＮ３
及びＮ４から発生する信号を受けるものとする。トラン
ジスタＮ、のゲートは第１電源端子に接続しているので
、トランジスタＮ、のゲートは Ｖ冨−７丁８３＋ 但し、Ｖ ＴＨ３はトランジスタＮ３のしきい値電圧 に等しい電圧を受ける。その訳はトランジスタＮ３は小
電流を通し、それはトランジスタＮ４が導通的であるか
ら第２電源端子ｖ２の方へ流出するが故である。トラン
ジスタＮ３及びＮ４を通る電流値が小さ（従って電流消
費が低いことを保証するために、トランジスタＮ４のチ
ャネル長は大きいことが好ましい。かくしてトランジス
タＮ２のドレインーヒに起こる最大電圧は ■ｌ ’ ＴＨＩ −■ＴＨ３＋但しＶＴ）１１
はトランジスタＮ、のしきい値電圧 となり、これは「ホット・キャリア・ストレス」を生起
させない最大許容電圧よりも小さい。トランジスタＰ１
及びＮ２が変換回路を形成することはこの手法の状態か
らよく知られている、すなわち入力端子ＶＩＮ上の入力
信号が論理的筒の場合は、トランジスタＮ２は導通的、
トランジスタＰ１は阻止的でトランジスタＮＩも同じく
導通的となるから、出力端子■。Ｕ、は論理的低となる
、また入力端子ＶＩＮ上の入力信号が論理的低の場合は
、トランジスタＮ２は阻止的でトランジスタＰ、は導通
的だから出力端子■。ｕｔは論理的筒となる。トランジ
スタＮ３及びＮ４により生成される基準電圧Ｖ ＲＥＦ
は１つまたはそれ以上のディジタル副回路のために用い
ることができ、それ故、１つの基準電圧Ｖ ＲＥＦは１
つの集積ディジタル回路中で唯１回だけ生成されること
を要する。このことはトランジスタＮ４はそのチャネル
長が大きい故に相対的に大ではあるが、それは１つの集
積回路中でサブミクロンのトランジスタに比較してごく
小さい表面積を占めるだけである。
なお、本発明には種々の変形が可能である。
第１図は本発明の集積ディジタル回路の１つの実施例を
示し、 第２図は本発明の集積ディジタル回路の更にもう１つの
実施例を示す。 Ｎ、、 ＮＺ、 Ｎ３＋ Ｎａ・ＮＭＯＳｌ−ランジス
タＰ１・・・ＰＭＯＳ トランジスタ Ｖ、、Ｖ２・・・電源端子 ■ＩＮ＋ ■ＲＥＦ・・・入力端子 ＶＯＵア・・・出力端子 ＤＩｌ Ｄ２・・・副回路
示し、 第２図は本発明の集積ディジタル回路の更にもう１つの
実施例を示す。 Ｎ、、 ＮＺ、 Ｎ３＋ Ｎａ・ＮＭＯＳｌ−ランジス
タＰ１・・・ＰＭＯＳ トランジスタ Ｖ、、Ｖ２・・・電源端子 ■ＩＮ＋ ■ＲＥＦ・・・入力端子 ＶＯＵア・・・出力端子 ＤＩｌ Ｄ２・・・副回路
Claims (1)
- 【特許請求の範囲】 １、１つの第１導電形ＭＯＳトランジスタをもち、該ト
ランジスタのドレインは出力端子と結合しており、かつ
第１電源端子に第１副回路経由で接続されており、その
ゲートは第１入力端子に接続されており、一方そのソー
スは第２電源端子に第２副回路経由で接続されており、
該第２副回路は第１導電形ＭＯＳトランジスタを少なく
とも１つもち、該第１及び第２副回路は第２入力端子経
由で駆動されるものとしてなる集積ディジタル回路であ
って、 いわゆる「ホット・キャリア・ストレス」 を抑止するため、次の手段： （１）第１トランジスタは第２トランジスタよりも高い
しきい値電圧をもつこと （２）第１トランジスタのチャネル長は第２トランジス
タのそれよりも大きいこと のうち少なくとも１つの手段を採ることを特徴とする集
積ディジタル回路。 ２、第１入力端子は第１電源電圧と第２電源電圧の中間
の値の電圧を運ぶことを特徴とする請求項１に記載の集
積ディジタル回路。 ３、第１導電形とはＮＭＯＳ形であることを特徴とする
請求項１に記載の集積ディジタル回路。 ４、第１トランジスタのゲートはＮＭＯＳトランジスタ
経由で第１電源端子に接続していることを特徴とする請
求項３に記載の集積ディジタル回路。 ５、第１トランジスタのチャネル長は１μｍより大であ
り、第２トランジスタのチャネル長は１μｍより小であ
ることを特徴とする請求項１、２または３のうちいずれ
か１つに記載の集積ディジタル回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8702630A NL8702630A (nl) | 1987-11-04 | 1987-11-04 | Geintegreerde digitale schakeling. |
| NL8702630 | 1987-11-04 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01149448A true JPH01149448A (ja) | 1989-06-12 |
Family
ID=19850862
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63274628A Pending JPH01149448A (ja) | 1987-11-04 | 1988-11-01 | 集積ディジタル回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4920287A (ja) |
| EP (1) | EP0316033A1 (ja) |
| JP (1) | JPH01149448A (ja) |
| KR (1) | KR890009000A (ja) |
| NL (1) | NL8702630A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0268958A (ja) * | 1988-09-03 | 1990-03-08 | Nec Corp | Ｍｏｓ型半導体集積回路装置 |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4996450A (en) * | 1990-02-28 | 1991-02-26 | Motorola, Inc. | Data processor circuit and method for controlling voltage variation of a dynamic node |
| US5029283A (en) * | 1990-03-28 | 1991-07-02 | Ncr Corporation | Low current driver for gate array |
| US5030854A (en) * | 1990-04-05 | 1991-07-09 | Gazelle Microcircuits, Inc. | Translator circuit for converting ECL type signals to TTL type signals |
| US5117125A (en) * | 1990-11-19 | 1992-05-26 | National Semiconductor Corp. | Logic level control for impact ionization sensitive processes |
| JPH06505375A (ja) * | 1991-02-12 | 1994-06-16 | アナログ・ディバイセス・インコーポレーテッド | Ｍｏｓ回路に対する利得線形性補正回路 |
| US5300832A (en) * | 1992-11-10 | 1994-04-05 | Sun Microsystems, Inc. | Voltage interfacing buffer with isolation transistors used for overvoltage protection |
| US5359240A (en) * | 1993-01-25 | 1994-10-25 | National Semiconductor Corporation | Low power digital signal buffer circuit |
| JP3379601B2 (ja) * | 1993-05-12 | 2003-02-24 | セイコーインスツルメンツ株式会社 | 半導体集積回路装置 |
| DE4334513C1 (de) * | 1993-10-09 | 1994-10-20 | Itt Ind Gmbh Deutsche | CMOS-Schaltung mit erhöhter Spannungsfestigkeit |
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| US5541528A (en) * | 1995-08-25 | 1996-07-30 | Hal Computer Systems, Inc. | CMOS buffer circuit having increased speed |
| US5874836A (en) * | 1996-09-06 | 1999-02-23 | International Business Machines Corporation | High reliability I/O stacked fets |
| US20070063758A1 (en) * | 2005-09-22 | 2007-03-22 | Honeywell International Inc. | Voltage divider and method for minimizing higher than rated voltages |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4100438A (en) * | 1974-08-21 | 1978-07-11 | Nippon Gakki Seizo Kabushiki Kaisha | Compound transistor circuitry |
| US4521698A (en) * | 1982-12-02 | 1985-06-04 | Mostek Corporation | Mos output driver circuit avoiding hot-electron effects |
| US4704547A (en) * | 1984-12-10 | 1987-11-03 | American Telephone And Telegraph Company, At&T Bell Laboratories | IGFET gating circuit having reduced electric field degradation |
| EP0204762B1 (en) * | 1984-12-10 | 1991-02-27 | AT&T Corp. | Integrated logic circuit |
| JPH0738583B2 (ja) * | 1985-01-26 | 1995-04-26 | 株式会社東芝 | 半導体集積回路 |
-
1987
- 1987-11-04 NL NL8702630A patent/NL8702630A/nl not_active Application Discontinuation
-
1988
- 1988-10-31 EP EP88202428A patent/EP0316033A1/en not_active Ceased
- 1988-11-01 US US07/265,660 patent/US4920287A/en not_active Expired - Fee Related
- 1988-11-01 KR KR1019880014314A patent/KR890009000A/ko not_active Withdrawn
- 1988-11-01 JP JP63274628A patent/JPH01149448A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0268958A (ja) * | 1988-09-03 | 1990-03-08 | Nec Corp | Ｍｏｓ型半導体集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| NL8702630A (nl) | 1989-06-01 |
| US4920287A (en) | 1990-04-24 |
| EP0316033A1 (en) | 1989-05-17 |
| KR890009000A (ko) | 1989-07-13 |
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