JPH01149471A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01149471A JPH01149471A JP30789787A JP30789787A JPH01149471A JP H01149471 A JPH01149471 A JP H01149471A JP 30789787 A JP30789787 A JP 30789787A JP 30789787 A JP30789787 A JP 30789787A JP H01149471 A JPH01149471 A JP H01149471A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は微細化された半導体装置の製造方法に関する
ものである。
ものである。
ＭＯ３型半導体装置において、ソース及びドレインをチ
ャネルに近い側で接合が浅く濃度の低い層を形成し、チ
ャネルに遠い側で接合が深く濃度の高い層を形成するい
わゆるＬＤＤ構造を作製する場合、多結晶シリコン単独
又は多結晶シリコンを金属シリサイドの二層構造、又は
金属単独のゲート電極の側壁にシリコン酸化膜（以下、
側壁酸化膜と呼ぶ〉を形成することによって作製する方
法が一般的となっている。
ャネルに近い側で接合が浅く濃度の低い層を形成し、チ
ャネルに遠い側で接合が深く濃度の高い層を形成するい
わゆるＬＤＤ構造を作製する場合、多結晶シリコン単独
又は多結晶シリコンを金属シリサイドの二層構造、又は
金属単独のゲート電極の側壁にシリコン酸化膜（以下、
側壁酸化膜と呼ぶ〉を形成することによって作製する方
法が一般的となっている。
本発明はＬＤＤ構造のＮＭＯ３）ランジスタの良好なデ
バイス特性を得るために、チャネルに近い側に薄い濃度
のソース及びドレインを形成する際、リンをＩ ＸＩＯ
”ＣＩｌ＋−”以下の濃度でイオン注入し、チャネルに
遠い側に高い濃度のソース及びドレインを砒素のイオン
注入により形成する際、マスクとするゲート電極の側壁
に設けるシリコン酸化膜の長さは０．２ミクロン以上と
することを特徴とする特 〔従来の技術〕 第２図にＬＤＤ構造の断面図を示す。２１はある導電型
を示す半導体基板、２２はゲート酸化膜、２３はゲート
電極となる多結晶シリコン、２４は側壁酸化膜、２５は
キャリヤの流れるチャネル部、２６はチャネルに近い側
にあって基板２１と反対導電型を示す濃度の低いソース
・ドレイン部、２７はチャネル２５から遠い側にあって
基板２１と反対導電型を示す濃度の高いソース・ドレイ
ン部を示している。
バイス特性を得るために、チャネルに近い側に薄い濃度
のソース及びドレインを形成する際、リンをＩ ＸＩＯ
”ＣＩｌ＋−”以下の濃度でイオン注入し、チャネルに
遠い側に高い濃度のソース及びドレインを砒素のイオン
注入により形成する際、マスクとするゲート電極の側壁
に設けるシリコン酸化膜の長さは０．２ミクロン以上と
することを特徴とする特 〔従来の技術〕 第２図にＬＤＤ構造の断面図を示す。２１はある導電型
を示す半導体基板、２２はゲート酸化膜、２３はゲート
電極となる多結晶シリコン、２４は側壁酸化膜、２５は
キャリヤの流れるチャネル部、２６はチャネルに近い側
にあって基板２１と反対導電型を示す濃度の低いソース
・ドレイン部、２７はチャネル２５から遠い側にあって
基板２１と反対導電型を示す濃度の高いソース・ドレイ
ン部を示している。
ＬＤＤ構造を持つＮＭＯ３型半導体トランジスタのデバ
イス特性に寄与する多くの因子のうち、どの因子が特に
強くデバイス特性に影響を与えるかということが従来明
確になっていなかった。
イス特性に寄与する多くの因子のうち、どの因子が特に
強くデバイス特性に影響を与えるかということが従来明
確になっていなかった。
ＭＯ３Ｉ−ランジスタのドレイン破壊電圧やリーク電流
特性は、ソース及びドレインのチャネル側への横方向拡
がりに大きく関係する。横方向拡がりが大きいと有効チ
ャネル長が短（なり、ドレイン破壊電圧は低くなり、リ
ーク電流も増大する。
特性は、ソース及びドレインのチャネル側への横方向拡
がりに大きく関係する。横方向拡がりが大きいと有効チ
ャネル長が短（なり、ドレイン破壊電圧は低くなり、リ
ーク電流も増大する。
本発明は、ＬＤＤ構造を持つＮＭＯ３）ランジスタのソ
ース及びドレインの横方向拡がりが大きくならないよう
に形成することを目的とするものである。
ース及びドレインの横方向拡がりが大きくならないよう
に形成することを目的とするものである。
上記問題点を解決するためにこの発明は、厚み１５０〜
３００オングストロームのゲート絶縁膜を形成し、その
上にゲート電極を形成し、そのゲート電極をマスクとし
、Ｉ ＸＩＯ”ａｍ−”以下のドーズ量のリンをイオン
注入し、その後ゲート電極を覆うようにシリコン酸化膜
又は絶縁膜を堆積し、エツチングによりゲート電極の長
さ方向両端に０．２ ミクロン以上の長さの側壁絶縁膜
を形成し、しかる後砒素を高濃度イオン注入するように
した。
３００オングストロームのゲート絶縁膜を形成し、その
上にゲート電極を形成し、そのゲート電極をマスクとし
、Ｉ ＸＩＯ”ａｍ−”以下のドーズ量のリンをイオン
注入し、その後ゲート電極を覆うようにシリコン酸化膜
又は絶縁膜を堆積し、エツチングによりゲート電極の長
さ方向両端に０．２ ミクロン以上の長さの側壁絶縁膜
を形成し、しかる後砒素を高濃度イオン注入するように
した。
このように、リンのドーズ量と側壁絶縁膜の長さを限定
することにより、ソース及びドレインの横方向拡がりが
大きくならないように形成することができ、トランジス
タの有効チャネル長も短くならず、ドレインブレイクダ
ウン電圧も低くならず、良好なＮＭＯ３Ｉ−ランジスタ
特性が得られる。
することにより、ソース及びドレインの横方向拡がりが
大きくならないように形成することができ、トランジス
タの有効チャネル長も短くならず、ドレインブレイクダ
ウン電圧も低くならず、良好なＮＭＯ３Ｉ−ランジスタ
特性が得られる。
以下図面を参照し、本発明の詳細な説明する。
第１図（８）〜ｆｄ）は、本発明の半導体装置の製造方
法を示す実施例である。第１図（ａｌにおいて、１１は
ｐ型半導体シリコン基板、１２は厚み１５０〜３００オ
ンゲスロームの例えば酸化シリコンから成るゲート酸化
膜、１３はゲート電極、１４と１５はそれぞれｌＸｌ０
”ｃｌｌｌ −”以下のドーズ量でリンのイオン注入に
より形成された薄い濃度のソース及びドレインを示す。
法を示す実施例である。第１図（ａｌにおいて、１１は
ｐ型半導体シリコン基板、１２は厚み１５０〜３００オ
ンゲスロームの例えば酸化シリコンから成るゲート酸化
膜、１３はゲート電極、１４と１５はそれぞれｌＸｌ０
”ｃｌｌｌ −”以下のドーズ量でリンのイオン注入に
より形成された薄い濃度のソース及びドレインを示す。
第１図（ｂｌにおいて、絶縁膜１６、例えばシリコン酸
化膜を堆積させる。第１図（Ｃ１において、反応性イオ
ンエツチングにより絶縁膜１６をエツチングすることに
よりゲート電極１３の長さ方向両端に側壁絶縁膜１７及
び１７゛ が形成される。この時、側壁絶縁膜の幅寸法
Ｗは０．２ミクロン以上の長さを持つようにする。次に
第１図（ｄ）に示すように、ゲート電極１３と側壁絶縁
膜１７．１７“をマスクとして高い濃度のソース１８及
びドレイン１９が砒素のイオン注入により形成される。
化膜を堆積させる。第１図（Ｃ１において、反応性イオ
ンエツチングにより絶縁膜１６をエツチングすることに
よりゲート電極１３の長さ方向両端に側壁絶縁膜１７及
び１７゛ が形成される。この時、側壁絶縁膜の幅寸法
Ｗは０．２ミクロン以上の長さを持つようにする。次に
第１図（ｄ）に示すように、ゲート電極１３と側壁絶縁
膜１７．１７“をマスクとして高い濃度のソース１８及
びドレイン１９が砒素のイオン注入により形成される。
又、１８及び１９のチャネル側にそれぞれ先に注入済み
の薄い濃度のソース１１０とドレイン１１１が形成され
ることになる。
の薄い濃度のソース１１０とドレイン１１１が形成され
ることになる。
第３図に、ゲート電極長が約１．２ミクロンのＮＭＯ３
）ランジスタにおいて、ゲート酸化膜の厚みｔ。、Ｉと
ドレイン耐圧Ｂｖ０の関係を示す。ドレイン耐圧は、ゲ
ート酸化膜厚が約１５０オングストローム以下になると
急激に下がる傾向を示す。ゲート酸化膜厚を薄くすると
、それが厚い場合に比べ、ゲート電極長を短くした時の
ＭＯＳ）ランジスタのスレッシリルド電圧ＶＴＭが、ゲ
ート電極長の長い時のｖＴＨより低くなる傾向、即ち短
チヤネル効果は緩やかである。しかし、ドレインとゲー
ト電極間の電界が、ゲート酸化膜厚を薄くすると大きく
なり、そのためドレイン耐圧が低下する。
）ランジスタにおいて、ゲート酸化膜の厚みｔ。、Ｉと
ドレイン耐圧Ｂｖ０の関係を示す。ドレイン耐圧は、ゲ
ート酸化膜厚が約１５０オングストローム以下になると
急激に下がる傾向を示す。ゲート酸化膜厚を薄くすると
、それが厚い場合に比べ、ゲート電極長を短くした時の
ＭＯＳ）ランジスタのスレッシリルド電圧ＶＴＭが、ゲ
ート電極長の長い時のｖＴＨより低くなる傾向、即ち短
チヤネル効果は緩やかである。しかし、ドレインとゲー
ト電極間の電界が、ゲート酸化膜厚を薄くすると大きく
なり、そのためドレイン耐圧が低下する。
ドレイン耐圧はリーク電流と強い相関があり、ドレイン
耐圧が低ければ当然リーク電流は多くなる。第３図から
、ゲート酸化膜厚は１５０〜３００オングストロームが
望ましい。３００オングストロ一ム以上になると、前記
した短チヤネル効果が顕著になり、微細ＭＯ３Ｉ−ラン
ジスタには使えない。
耐圧が低ければ当然リーク電流は多くなる。第３図から
、ゲート酸化膜厚は１５０〜３００オングストロームが
望ましい。３００オングストロ一ム以上になると、前記
した短チヤネル効果が顕著になり、微細ＭＯ３Ｉ−ラン
ジスタには使えない。
第４図に、ゲート電極長が約１．２ミクロンのＮＭＯＳ
トランジスタについて、側壁絶縁膜（第２図２４）の長
さＷとドレイン耐圧の関係を示す。第４図から明らかな
ように、側壁絶縁膜の長さＷが０．２ミクロン以下にな
ると、ドレイン耐圧は急激に減少する。これはＷが短く
なると、濃度の薄いソース及びドレイン（第２図２６）
の横方開拡がりにより、チャネルの有効長さが短くなる
ためである。故に、この側壁絶縁膜の長さＷは０．２ミ
クロン以上であることが望ましい。
トランジスタについて、側壁絶縁膜（第２図２４）の長
さＷとドレイン耐圧の関係を示す。第４図から明らかな
ように、側壁絶縁膜の長さＷが０．２ミクロン以下にな
ると、ドレイン耐圧は急激に減少する。これはＷが短く
なると、濃度の薄いソース及びドレイン（第２図２６）
の横方開拡がりにより、チャネルの有効長さが短くなる
ためである。故に、この側壁絶縁膜の長さＷは０．２ミ
クロン以上であることが望ましい。
第５図は、ゲート電極長が約１．２ミクロンのＮＭＯ３
）ランジスタにおいて、薄い濃度のソース及びドレイン
のドーズ量とドレイン耐圧の関係を示す。ここで、ドー
ズ種はリンである。第５図から明らかなように、このド
ーズ量が’ ”ｏ１４ｃｍ−”を越えると、ドレイン耐
圧は急激に減少する。これは、ドーズ量が多いと横方向
へのリンの拡がりが大きくなり、チャネル部（第２図２
５）の有効長さが短くなるためである。
）ランジスタにおいて、薄い濃度のソース及びドレイン
のドーズ量とドレイン耐圧の関係を示す。ここで、ドー
ズ種はリンである。第５図から明らかなように、このド
ーズ量が’ ”ｏ１４ｃｍ−”を越えると、ドレイン耐
圧は急激に減少する。これは、ドーズ量が多いと横方向
へのリンの拡がりが大きくなり、チャネル部（第２図２
５）の有効長さが短くなるためである。
薄い濃度のソース及びドレインを形成するためにリンを
イオン注入する場合、ソース及びドレインとなる部分の
上にゲート酸化膜形成時に基板に形成された３００オン
グストローム以下のシリコン酸化膜はソース及びドレイ
ン上の半導体シリコン表面の損傷を防ぐという効果があ
る。しかし、このシリコン酸化膜が３００オングストロ
一ム以上になると、リンのイオン注入時の加速エネルギ
ーを約１００Ｋｅ Ｖ以上にする必要がある。それ以下
の加速エネルギーでは、ｌ Ｘ Ｉ Ｑ Ｉ ａ 、、
、 −ｔのリンのドーズ量を注入してもシリコン表面近
傍にＩ Ｘ１０１８ｃｍ−３程度のリンの濃度を形成す
ることができない。これ以下の濃度では抵抗が大きくな
りＬＤＤの機能を果たすことができない。
イオン注入する場合、ソース及びドレインとなる部分の
上にゲート酸化膜形成時に基板に形成された３００オン
グストローム以下のシリコン酸化膜はソース及びドレイ
ン上の半導体シリコン表面の損傷を防ぐという効果があ
る。しかし、このシリコン酸化膜が３００オングストロ
一ム以上になると、リンのイオン注入時の加速エネルギ
ーを約１００Ｋｅ Ｖ以上にする必要がある。それ以下
の加速エネルギーでは、ｌ Ｘ Ｉ Ｑ Ｉ ａ 、、
、 −ｔのリンのドーズ量を注入してもシリコン表面近
傍にＩ Ｘ１０１８ｃｍ−３程度のリンの濃度を形成す
ることができない。これ以下の濃度では抵抗が大きくな
りＬＤＤの機能を果たすことができない。
しかし、１００Ｋｅ Ｖ以上の加速エネルギーでリンを
注入すると、マスクとなるゲート電極が特に多結晶シリ
コンのようにグレインの大きさにバラツキがある場合、
大きいグレインに沿ってリンはゲート電極を突き抜は易
くなる。その結果、リンがチャネル部に到達し、スレン
ショルド電圧を低下させたり、リーク電流が増大したす
る。
注入すると、マスクとなるゲート電極が特に多結晶シリ
コンのようにグレインの大きさにバラツキがある場合、
大きいグレインに沿ってリンはゲート電極を突き抜は易
くなる。その結果、リンがチャネル部に到達し、スレン
ショルド電圧を低下させたり、リーク電流が増大したす
る。
そのため、リンの加速エネルギーを１００Ｋｅ Ｖ以下
にして、しかも薄い濃度のソース及びドレイン領域にＩ
ＸＩＯ”ｅｌｍ−’程度のリンの表面濃度を得るには
、リンを注入する時にソース及びドレインになる領域の
シリコン表面には３００オングストローム以下の厚みの
シリコン酸化膜が必要である。
にして、しかも薄い濃度のソース及びドレイン領域にＩ
ＸＩＯ”ｅｌｍ−’程度のリンの表面濃度を得るには
、リンを注入する時にソース及びドレインになる領域の
シリコン表面には３００オングストローム以下の厚みの
シリコン酸化膜が必要である。
以上詳細に説明したように、本発明の製造方法により作
製したＬＤＤ型ＮＭＯ５トランジスタは、短チヤネル効
果及びリーク電流が少なく、ドレイン耐圧及び信頼性の
高い優れた特性を有する。
製したＬＤＤ型ＮＭＯ５トランジスタは、短チヤネル効
果及びリーク電流が少なく、ドレイン耐圧及び信頼性の
高い優れた特性を有する。
第１図＋ａｌ〜＋ｄｌは本発明の半導体製造工程を示す
断面図、第２図は従来のＬＤＤ構造を示す半導体装置の
断面図、第３図はゲート酸化膜厚とドレイン耐圧の関係
を示す図、第４図は、ＬＤＤ構造の側壁絶縁膜の長さと
ドレイン耐圧の関係を示す図、第５図はＬＤＤ構造の薄
い濃度のソース及びドレインを形成する時のリンのイオ
ン注入時のドーズ量とドレイン耐圧の関係を示す図であ
る。 １１・・・ｐ型半導体シリコン基板又はｐウェル１２・
・・・・ゲート酸化膜 １３・・・・・ゲート電極 １７、１７” ・・側壁絶縁膜 １８・・・・・高い濃度のソース １９・・・・・高い濃度のドレイン １１０ ・・・・薄い濃度のソース １１１ ・・・・薄い濃度のドレイン以上 出願人 セイコー電子工業株式会社 （ａ） （ｂ） （Ｃ） （ｄ） 、本、発日月の牛導イ本装Ｊ１の製造ニオ呈ε示すσ印
面［〕第１図 第２図 夢３図
断面図、第２図は従来のＬＤＤ構造を示す半導体装置の
断面図、第３図はゲート酸化膜厚とドレイン耐圧の関係
を示す図、第４図は、ＬＤＤ構造の側壁絶縁膜の長さと
ドレイン耐圧の関係を示す図、第５図はＬＤＤ構造の薄
い濃度のソース及びドレインを形成する時のリンのイオ
ン注入時のドーズ量とドレイン耐圧の関係を示す図であ
る。 １１・・・ｐ型半導体シリコン基板又はｐウェル１２・
・・・・ゲート酸化膜 １３・・・・・ゲート電極 １７、１７” ・・側壁絶縁膜 １８・・・・・高い濃度のソース １９・・・・・高い濃度のドレイン １１０ ・・・・薄い濃度のソース １１１ ・・・・薄い濃度のドレイン以上 出願人 セイコー電子工業株式会社 （ａ） （ｂ） （Ｃ） （ｄ） 、本、発日月の牛導イ本装Ｊ１の製造ニオ呈ε示すσ印
面［〕第１図 第２図 夢３図
Claims (1)
- 半導体シリコン主面に厚さ１５０〜３００オングスト
ロームの絶縁膜を形成し、その上にゲート電極を形成し
、そのゲート電極をマスクとして、しかもソース及びド
レイン部には前記絶縁膜を通して１×１０＾１＾４ｃｍ
＾−＾２以下のドーズ量のリンをイオン注入し、前記ゲ
ート電極を覆うように絶縁膜を形成し、エッチングによ
り前記ゲート電極の長さ方向両端に０．２ミクロン以上
の長さの側壁絶縁膜を形成し、その後高濃度のＮ型不純
物である砒素をイオン注入し、ソース及びドレイン領域
を形成することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30789787A JPH01149471A (ja) | 1987-12-04 | 1987-12-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30789787A JPH01149471A (ja) | 1987-12-04 | 1987-12-04 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01149471A true JPH01149471A (ja) | 1989-06-12 |
Family
ID=17974485
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30789787A Pending JPH01149471A (ja) | 1987-12-04 | 1987-12-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01149471A (ja) |
-
1987
- 1987-12-04 JP JP30789787A patent/JPH01149471A/ja active Pending
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