JPH0115084B2 - - Google Patents
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- JPH0115084B2 JPH0115084B2 JP14040982A JP14040982A JPH0115084B2 JP H0115084 B2 JPH0115084 B2 JP H0115084B2 JP 14040982 A JP14040982 A JP 14040982A JP 14040982 A JP14040982 A JP 14040982A JP H0115084 B2 JPH0115084 B2 JP H0115084B2
- Authority
- JP
- Japan
- Prior art keywords
- tap
- thyristors
- thyristor
- circuit
- load
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/12—Regulating voltage or current wherein the variable actually regulated by the final control device is AC
- G05F1/14—Regulating voltage or current wherein the variable actually regulated by the final control device is AC using tap transformers or tap changing inductors as final control devices
- G05F1/16—Regulating voltage or current wherein the variable actually regulated by the final control device is AC using tap transformers or tap changing inductors as final control devices combined with discharge tubes or semiconductor devices
- G05F1/20—Regulating voltage or current wherein the variable actually regulated by the final control device is AC using tap transformers or tap changing inductors as final control devices combined with discharge tubes or semiconductor devices semiconductor devices only
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Control Of Electrical Variables (AREA)
Description
【発明の詳細な説明】
この発明は、サイリスタを用いた負荷時タツプ
切換装置に関し、特に、特定運転状態におけるタ
ツプ切換方式を改良した負荷時タツプ切換装置に
関するものである。
切換装置に関し、特に、特定運転状態におけるタ
ツプ切換方式を改良した負荷時タツプ切換装置に
関するものである。
この種の装置として第１図に示すような装置が
ある。図において、１，２，３および４はサイリ
スタ、５は出力巻線、６はタツプ用の電圧調整巻
線である。７は高出力側のタツプであり、８は低
出力側のタツプである。逆並列接続されたサイリ
スタの負荷側の２端子は、並列接続された負荷端
子９となつている。変圧器１０のもう一方の負荷
端子０と９との間には、抵抗１３とコンデンサ１
４との直列接続負荷が接続されている。変圧器１
０の一次巻線端子１１および１２に電源が接続さ
れ、サイリスタ１，２またはサイリスタ３，４の
どちらかが電流を通電することによつて負荷に電
力を供給する。
ある。図において、１，２，３および４はサイリ
スタ、５は出力巻線、６はタツプ用の電圧調整巻
線である。７は高出力側のタツプであり、８は低
出力側のタツプである。逆並列接続されたサイリ
スタの負荷側の２端子は、並列接続された負荷端
子９となつている。変圧器１０のもう一方の負荷
端子０と９との間には、抵抗１３とコンデンサ１
４との直列接続負荷が接続されている。変圧器１
０の一次巻線端子１１および１２に電源が接続さ
れ、サイリスタ１，２またはサイリスタ３，４の
どちらかが電流を通電することによつて負荷に電
力を供給する。
第２図ａ〜ｆの波形図を用いてこの装置の動作
を説明する。サイリスタ１および２が通電してお
り、サイリスタ３および４が非導通状態とする
と、負荷力率は進みであるため、負荷への電圧
V0-7および電流では第２図ａに示すような位相
関係となる。第２図ｄは通電状態にあるサイリス
タの番号を示しており、この第２図ｄから解るよ
うに時刻t2まではサイリスタ１が通電状態にあ
る。時刻t2でサイリスタ１は非導通となり、サイ
リスタ２が通電状態になつている。
を説明する。サイリスタ１および２が通電してお
り、サイリスタ３および４が非導通状態とする
と、負荷力率は進みであるため、負荷への電圧
V0-7および電流では第２図ａに示すような位相
関係となる。第２図ｄは通電状態にあるサイリス
タの番号を示しており、この第２図ｄから解るよ
うに時刻t2まではサイリスタ１が通電状態にあ
る。時刻t2でサイリスタ１は非導通となり、サイ
リスタ２が通電状態になつている。
タツプを下げる場合には電圧と電流の極性が逆
極性である期間t2〜t4に切換える。電圧と電流の
極性が逆極性である期間t2〜t4に切換えると橋絡
電流が流れず、サイリスタ２からサイリスタ４へ
の転流が可能となる。第２図では時刻t3にてサイ
リスタ４にゲートIG4（第２図ｃ）が印加され、転
流が開始された状態を示している。非導通サイリ
スタ３および４への電圧V8-9を第２図ｂに、サ
イリスタ２および４の電流I2およびI4をそれぞれ
第２図ｅおよびｆに示している。
極性である期間t2〜t4に切換える。電圧と電流の
極性が逆極性である期間t2〜t4に切換えると橋絡
電流が流れず、サイリスタ２からサイリスタ４へ
の転流が可能となる。第２図では時刻t3にてサイ
リスタ４にゲートIG4（第２図ｃ）が印加され、転
流が開始された状態を示している。非導通サイリ
スタ３および４への電圧V8-9を第２図ｂに、サ
イリスタ２および４の電流I2およびI4をそれぞれ
第２図ｅおよびｆに示している。
しかしながら進み力率で負荷力率が１に近づく
と電圧電流の逆極性である期間が短かくなり、サ
イリスタの転流期間が確保されず転流が不可能と
なる。
と電圧電流の逆極性である期間が短かくなり、サ
イリスタの転流期間が確保されず転流が不可能と
なる。
一般的にサイリスタの転流期間を確保するため
には種々の手段があるが、この発明は転流時にサ
イリスタへのゲート信号を一時的に停止し、全サ
イリスタをオフさせてサイリスタの転流期間を確
保させるようにした負荷時タツプ切換装置を改善
したものである。
には種々の手段があるが、この発明は転流時にサ
イリスタへのゲート信号を一時的に停止し、全サ
イリスタをオフさせてサイリスタの転流期間を確
保させるようにした負荷時タツプ切換装置を改善
したものである。
以下、この発明の一実施例を図について説明す
る。
る。
第３図はこの発明による負荷時タツプ切換装
置、特にその制御回路を示すもので、第１図に示
されたのと同一の主回路に負荷電流ｉを検出する
変流器１５が配設して示されている。電流零点検
出回路１６は変流器１５からの信号を入力し、回
路１６の出力１７が単安定マルチバイブレータ
（OSM）１８へ入り、OSM１８の出力１９が
NOT回路２０に入り、その出力が微分器２１に
入つている。さらに微分器２１の出力はダイオー
ド２２に入り、ダイオード２２の出力２３は
AND回路２５の１つの入力となつている。
置、特にその制御回路を示すもので、第１図に示
されたのと同一の主回路に負荷電流ｉを検出する
変流器１５が配設して示されている。電流零点検
出回路１６は変流器１５からの信号を入力し、回
路１６の出力１７が単安定マルチバイブレータ
（OSM）１８へ入り、OSM１８の出力１９が
NOT回路２０に入り、その出力が微分器２１に
入つている。さらに微分器２１の出力はダイオー
ド２２に入り、ダイオード２２の出力２３は
AND回路２５の１つの入力となつている。
タツプ下げ指令２６は、フリツプフロツプ２７
のセツト入力Ｓへ入り、そのＱ出力はAND回路
２５のもう１つの入力となつている。AND回路
２５の出力２４はフリツプフロツプ３０のセツト
入力Ｓとなつており、フリツプフロツプ３０のＱ
出力はゲートアンプ２９の入力となつており、ゲ
ートアンプ２９の動作によりサイリスタ３，４に
ゲート入力が印加される。フリツプフロツプ２７
の出力はフリツプフロツプ３０のリセツト入力
Ｒへ入ると同時にゲートアンプ３１の入力となつ
ている。ゲートアンプ３１が動作することにより
サイリスタ１，２にゲート入力が印加される。
のセツト入力Ｓへ入り、そのＱ出力はAND回路
２５のもう１つの入力となつている。AND回路
２５の出力２４はフリツプフロツプ３０のセツト
入力Ｓとなつており、フリツプフロツプ３０のＱ
出力はゲートアンプ２９の入力となつており、ゲ
ートアンプ２９の動作によりサイリスタ３，４に
ゲート入力が印加される。フリツプフロツプ２７
の出力はフリツプフロツプ３０のリセツト入力
Ｒへ入ると同時にゲートアンプ３１の入力となつ
ている。ゲートアンプ３１が動作することにより
サイリスタ１，２にゲート入力が印加される。
次に動作を第４図ａ〜ｋを用いて説明する。第
４図ａには、抵抗１３およびコンデンサ１４より
なる負荷に印加される電圧V07および電流ｉが示
されている。第４図ｉに示されるように最初、高
電圧出力側のタツプ７に接続されたサイリスタ１
および２にゲート入力が印加されていてサイリス
タ１および２が導通している。電流ｉが正極性の
ときはサイリスタ１が導通している状態であり、
負極性のときはサイリスタ２が導通している状態
である。
４図ａには、抵抗１３およびコンデンサ１４より
なる負荷に印加される電圧V07および電流ｉが示
されている。第４図ｉに示されるように最初、高
電圧出力側のタツプ７に接続されたサイリスタ１
および２にゲート入力が印加されていてサイリス
タ１および２が導通している。電流ｉが正極性の
ときはサイリスタ１が導通している状態であり、
負極性のときはサイリスタ２が導通している状態
である。
電流ｉの正極性の状態の時刻t1でタツプ下げ指
令２６がフリツプフロツプ２７に印加されると、
第２図ｂに示すようにこのフリツプフロツプ２７
の出力がなくなるので、ゲートアンプ３１の動
作を停止し（第２図ｈ）、従つてサイリスタ１お
よび２のゲート入力印加も停止される。これによ
り時刻t2にて電流ｉが零になる（第４図ａ）。ま
た第４図ｃに示すように時刻t2において電流零点
検出回路１６の出力１７が高レベルに変わり、そ
の出力１７によつてOSM１８は規定の期間t2〜t3
の間、高レベル出力１９を出す（第４図ｄ）。出
力１９はNOT回路２０により反転され次に微分
器２１で微分される。ダイオード２２を通して微
分器２１の出力のうち正極出力のみが２３として
出力される（第４図ｅ）。AND回路２５の入力の
一方にはフリツプフロツプ２７からの高レベル出
力Ｑが入つているため、AND回路２５への他方
の入力に出力２３が印加されると同時に高レベル
出力２４が出される（第４図ｆ）。高レベル出力
２４によりフリツプフロツプ３０は動作してＱ出
力２８がゲートアンプ２９に印加される。これに
よりサイリスタ３，４にゲート入力が印加され、
時刻t3から負荷電流が流れ出す（第４図ａ）。
令２６がフリツプフロツプ２７に印加されると、
第２図ｂに示すようにこのフリツプフロツプ２７
の出力がなくなるので、ゲートアンプ３１の動
作を停止し（第２図ｈ）、従つてサイリスタ１お
よび２のゲート入力印加も停止される。これによ
り時刻t2にて電流ｉが零になる（第４図ａ）。ま
た第４図ｃに示すように時刻t2において電流零点
検出回路１６の出力１７が高レベルに変わり、そ
の出力１７によつてOSM１８は規定の期間t2〜t3
の間、高レベル出力１９を出す（第４図ｄ）。出
力１９はNOT回路２０により反転され次に微分
器２１で微分される。ダイオード２２を通して微
分器２１の出力のうち正極出力のみが２３として
出力される（第４図ｅ）。AND回路２５の入力の
一方にはフリツプフロツプ２７からの高レベル出
力Ｑが入つているため、AND回路２５への他方
の入力に出力２３が印加されると同時に高レベル
出力２４が出される（第４図ｆ）。高レベル出力
２４によりフリツプフロツプ３０は動作してＱ出
力２８がゲートアンプ２９に印加される。これに
よりサイリスタ３，４にゲート入力が印加され、
時刻t3から負荷電流が流れ出す（第４図ａ）。
時刻t2で電流が流れなくなるため、通電してい
たサイリスタ１には変圧器１０のタツプ７に現わ
れる電圧VA（第４図ａ）と、コンデンサ１４に印
加されている電圧VCとの差電圧が逆電圧として
印加される。変圧器１０のタツプ７の電圧VAは
正極から負極に変化するためある規定の時間t2〜
t3が経過すれば必ず逆電圧がサイリスタ１に印加
されサイリスタ１はターンオフする。サイリスタ
１への逆電圧V7-9を第４図ｊに示す。下げタツ
プとして動作するサイリスタ３，４に印加される
電圧V8-9を第４図ｋに示す。時刻t3にてサイリス
タ４にゲート入力が印加され、サイリスタ４が導
通する。これによりサイリスタ１，２の導通から
サイリスタ３，４への導通に変更され、タツプ下
げ動作が完了する。
たサイリスタ１には変圧器１０のタツプ７に現わ
れる電圧VA（第４図ａ）と、コンデンサ１４に印
加されている電圧VCとの差電圧が逆電圧として
印加される。変圧器１０のタツプ７の電圧VAは
正極から負極に変化するためある規定の時間t2〜
t3が経過すれば必ず逆電圧がサイリスタ１に印加
されサイリスタ１はターンオフする。サイリスタ
１への逆電圧V7-9を第４図ｊに示す。下げタツ
プとして動作するサイリスタ３，４に印加される
電圧V8-9を第４図ｋに示す。時刻t3にてサイリス
タ４にゲート入力が印加され、サイリスタ４が導
通する。これによりサイリスタ１，２の導通から
サイリスタ３，４への導通に変更され、タツプ下
げ動作が完了する。
以上、説明したように、負荷力率が１に近い進
み運転状態でのタツプ下げ動作が負荷電流通電を
一次停止することにより、サイリスタを確実にタ
ーンオフさせ、可能となる。
み運転状態でのタツプ下げ動作が負荷電流通電を
一次停止することにより、サイリスタを確実にタ
ーンオフさせ、可能となる。
そして、タツプ下げ動作で負荷電流を一次停止
することにより変圧器出力の全電圧が印加され、
サイリスタの耐電圧を高くとつたり、あるいは負
荷電流を一次停止することが不都合な場合には、
第５図ａおよびｂに示すようにサイリスタと並列
に非直線抵抗NRを接続して負荷電流がNRを流
れるようにし、このとき非直線抵抗NRに表われ
る電圧がサイリスタの耐圧を越えないように協調
させることにより信頼性の高いものを得ることが
できる。
することにより変圧器出力の全電圧が印加され、
サイリスタの耐電圧を高くとつたり、あるいは負
荷電流を一次停止することが不都合な場合には、
第５図ａおよびｂに示すようにサイリスタと並列
に非直線抵抗NRを接続して負荷電流がNRを流
れるようにし、このとき非直線抵抗NRに表われ
る電圧がサイリスタの耐圧を越えないように協調
させることにより信頼性の高いものを得ることが
できる。
このようにこの発明によれば、負荷力率が１に
近い進み運転状態でのタツプ下げ動作がサイリス
タを確実にターンオフさせて行なうことが可能と
なる。また、サイリスタが全てターンオフ状態に
なれば、サイリスタ端子間に変圧器出力のに非直
線抵抗を接続したことにより、所定電圧以上であ
れば該非直線抵抗を通して負荷電流が流れ且つ端
子電圧を所定値以下に保つことができるので、サ
イリスタの過電圧保護および負荷への給電確保を
もなすことができる。
近い進み運転状態でのタツプ下げ動作がサイリス
タを確実にターンオフさせて行なうことが可能と
なる。また、サイリスタが全てターンオフ状態に
なれば、サイリスタ端子間に変圧器出力のに非直
線抵抗を接続したことにより、所定電圧以上であ
れば該非直線抵抗を通して負荷電流が流れ且つ端
子電圧を所定値以下に保つことができるので、サ
イリスタの過電圧保護および負荷への給電確保を
もなすことができる。
第１図は、一般的なサイリスタ式の負荷時タツ
プ切換装置を示す回路構成図、第２図ａ〜ｆは、
第１図の動作を説明するための波形図、第３図
は、この発明の一実施例による負荷時タツプ切換
装置、特にその制御回路を示すブロツク構成図、
第４図ａ〜ｋは、第３図の動作を説明するための
波形図、第５図ａおよびｂは第３図に示す装置に
非直線抵抗を設けたこの発明の一実施例によるタ
ツプ切換装置を示す部分的回路図である。図にお
いて、１，２，３，４はサイリスタ、１０は変圧
器、１３，１４は負荷を示す抵抗とコンデンサ、
１５は負荷電流を検出するための変流器、１６は
電流零点検出器、１８は単安定マルチバイブレー
タ、２０はNOT回路、２１は微分器、２２はダ
イオード（１６，１８，２０，２１，２２で一定
期間後のパルスを発生する回路を構成）、２５は
AND回路、３０はフリツプフロツプ、２９およ
び３１はゲートアンプである。なお、各図中、同
一符号は同一または相当部分を示す。
プ切換装置を示す回路構成図、第２図ａ〜ｆは、
第１図の動作を説明するための波形図、第３図
は、この発明の一実施例による負荷時タツプ切換
装置、特にその制御回路を示すブロツク構成図、
第４図ａ〜ｋは、第３図の動作を説明するための
波形図、第５図ａおよびｂは第３図に示す装置に
非直線抵抗を設けたこの発明の一実施例によるタ
ツプ切換装置を示す部分的回路図である。図にお
いて、１，２，３，４はサイリスタ、１０は変圧
器、１３，１４は負荷を示す抵抗とコンデンサ、
１５は負荷電流を検出するための変流器、１６は
電流零点検出器、１８は単安定マルチバイブレー
タ、２０はNOT回路、２１は微分器、２２はダ
イオード（１６，１８，２０，２１，２２で一定
期間後のパルスを発生する回路を構成）、２５は
AND回路、３０はフリツプフロツプ、２９およ
び３１はゲートアンプである。なお、各図中、同
一符号は同一または相当部分を示す。
Claims (1)
- １ 交流電力調整用変圧器の電圧の異なる複数個
のタツプの各々に接続されゲート信号の印加に応
じてタツプ切換を行なう逆並列サイリスタ回路
と、前記逆並列接続されたサイリスタ端子間に接
続された非直線抵抗と、負荷回路の力率が１に近
い進み力率状態でタツプを下げる場合には、タツ
プ下げ指令によつて通電中の第１の組のサイリス
タのゲート信号を停止するゲートアンプと、負荷
電流が零となつた時点から、前記第１の組のサイ
リスタに逆電圧が加わるに充分な一定期間後にパ
ルスを発生する回路と、前記タツプ下げ指令およ
び前記一定期間後のパルスの論理積をとつた信号
を入力して、切換わるべきタツプ側の第２の組の
サイリスタへのゲート信号を保持するフリツプフ
ロツプ回路とを設けてなることを特徴とする負荷
時タツプ切換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14040982A JPS5930117A (ja) | 1982-08-09 | 1982-08-09 | 負荷時タツプ切換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14040982A JPS5930117A (ja) | 1982-08-09 | 1982-08-09 | 負荷時タツプ切換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5930117A JPS5930117A (ja) | 1984-02-17 |
| JPH0115084B2 true JPH0115084B2 (ja) | 1989-03-15 |
Family
ID=15268075
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14040982A Granted JPS5930117A (ja) | 1982-08-09 | 1982-08-09 | 負荷時タツプ切換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5930117A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2521250B2 (ja) * | 1984-10-24 | 1996-08-07 | 三菱電機株式会社 | 負荷時タツプ切換装置 |
| JPS61133814U (ja) * | 1985-02-06 | 1986-08-21 |
-
1982
- 1982-08-09 JP JP14040982A patent/JPS5930117A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5930117A (ja) | 1984-02-17 |
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