JPH0115093B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は超高速コンピユータに於いてマイクロ
プログラム制御を実施するための方式に関する。
より詳しく言えば、本発明はパイプライン実行速
度を最大にするような方法でなされるマイクロ命
令順序制御技術（例えば条件分岐）に関するもの
である。ここに記述するコンピユータは当然のこ
とながら、パイプラインの時間決めに単相のクロ
ツク装置を使用するパイプライン構造をもつもの
と仮定する。命令実行速度は時間決め速度に比例
する。すなわち、最大の性能を達成するための限
界となるクロツクサイクルタイムを最小にするこ
とが命令実行速度を高める。コンピユータはマイ
クロプログラム制御を使用しているので、パイプ
ライン部分の１つはマイクロ命令制御記憶であ
る。マイクロ命令制御記憶はマイクロ命令を格納
するために使用される記憶装置である。マイクロ
命令は制御記憶の１つのアドレスの内容であり、
制御のために使用される複数のビツトを有してい
る。ハードウエアは１クロツクにつき１マイクロ
命令をアクセスすることが出来るように設計され
なけければならない。このことは、最小クロツク
サイクルタイムが少くとも記憶装置チツプと入力
及び出力パイプラインレジスタ全体のアクセスタ
イムと同じ長さでなければならないことを意味す
る。従つて本発明は、クロツク周期が上述のよう
に最小で、与えられた記憶装置チツプに対して時
間決め速度が最大である。パイプライン式コンピ
ユータに於けるマイクロプログラム制御装置の実
施に関する方式と言うことになる。

このような記憶装置の先行技術による実施法は
すべて、パイプラインに於ける各種のレジスタ間
に少くとも１つの付加的な論理レベルを有してい
る。これらの付加的な論理レベルは、クロツクサ
イクルタイム間隔を直接増大する。典型的な例で
は、制御記憶の何ビツトかが次のクロツクサイク
ルタイムに制御記憶アドレスの選択を制御するの
に使用される。この例では、クロツクサイクルタ
イムがメモリアクセスタイム、レジスタ遅延時間
及びマルチプレクサ選択路遅延時間の合計として
計算される。これらの設計はすべて１クロツクの
判断時間を有している。すなわち、現時点のマイ
クロ命令が常に次のマイクロ命令のアドレスを知
つている。１クロツクの判断時間を得るためには
前述のように余分なゲートレベル分だけ費用を要
する。

本発明では１クロツク周期の判断時間を保障し
なくてもよい。ほとんどの応用分野では１クロツ
クの判断時間を実行するであろうが、しかしこの
ことは１クロツク周期の判断時間を保障すること
を意味するわけではない。というのは制御記憶ア
ドレスレジスタへの次のデータを選択するために
制御記憶の何ビツトかを直接送り戻すということ
がないからである。しかしながらここに提案する
本発明はほとんどの場合１クロツク周期の判断時
間を実行することになり、唯一の例外はマイクロ
命令の条件分岐での予測性が悪い場合である。

コンピユータに於けるマイクロプログラム制御
の用途は命令をデコードすることである。より詳
しく言うと、命令レジスタからオペコードを受け
取つて、その命令をコンピユータで実行させるた
めの特定の制御信号を発生するのに使用する。本
発明のマイクロプログラム制御では受け取る命令
を２つの種別に分類する。すなわち単マイクロ命
令と多マイクロ命令である。単マイクロ命令と
は、機械にその命令を完全に実行させるために１
つのマイクロコード命令のみを発する命令であ
る。多マイクロコード命令とは、機械にその命令
を実行させるために複数のマイクロコード命令を
発する必要のある命令である。

命令がマイクロプログラム制御装置に持ち込ま
れると、次の３種類の方法のいづれかによつて実
行される。すなわち、(1)単マイクロ命令、(2)連続
多マイクロ命令、(3)条件分岐を有する連続多マイ
クロ命令である。マイクロコードの順序制御につ
いては、(1)の場合はマイクロ命令の必要とする唯
一の順序制御は次の命令の最初のマイクロ命令に
行くことである。(2)の場合、各マイクロ命令間で
使用される唯一の順序制御は次の命令に進むこと
である。(3)の場合は、次の命令に進むことや、条
件分岐、サブルーチンコール及びリターン、無条
件分岐、及び反復等各種の順序制御が提供され
る。

本発明による方式では、(1)の場合と(2)の場合に
ついては、設計上常に正しい予測を行うので、１
クロツク周期に等しい判断時間で処理する。(3)の
場合のすべての分岐については、分岐が行われな
い場合は１クロツク周期、分岐が行われる場合は
２クロツク周期の判断時間で処理する。これはハ
ードウエアで次のアドレスの予測をするからであ
る。予測が正しい場合は、判断時間が１クロツク
周期であり、予測が正しくない場合は、それを修
正して２クロツク周期の判断時間で正しい進路を
決定する。

コンピユータへの応用では、大部分の命令マイ
クロコードが(1)もしくは(2)の場合に分類される。
(3)の場合の命令のうちの少数は、分岐の予測がつ
く場合は効率よく処理することが可能である。分
岐の予測がつく場合は瀕繁に生じる。本発明を実
施した場合、１クロツク周期間隔の判断時間を確
保する必要のある付加的なゲート遅延を受けず
に、完全に１クロツク周期の判断時間で実行する
状態に非常に近くすることが可能である。

本発明による方式では、制御記憶が２つの独立
した記憶装置から構成される。１つは単マイクロ
命令用であり、もう１つは多マイクロ命令用であ
る。単マイクロ命令記憶装置は多マイクロ命令記
憶装置よりかなり小さい。これは前者が順序制御
フイールドのビツトを必要としないからである。
小さい記憶装置の内部遅延は短いことから、この
場合の両記憶装置は同一の大きさを有する単一の
記憶装置の場合に較べて応答が速いという利点を
有する。多マイクロ命令記憶装置は、次の制御記
憶アドレスの計算法を定めるための順序制御フイ
ールドを持つ必要がある。２つの記憶装置の選択
は制御装置から引出される１ビツトによつてなさ
れる。この１ビツトは単マイクロ命令フリツプフ
ロツプと呼ばれ、新しい命令が開始する度に設定
される。このフリツプフロツプは単マイクロ命令
か多マイクロ命令かを決定し、命令の実行時間の
間記憶装置選択網を制御する。このアドレス命令
は、ハード布線によるANDの必要性やチツプの
可動化の必要性の結果として生ずるゲート遅延を
必要としない。

本発明によるマイクロプログラム制御はパイプ
ライン式コンピユータに内蔵するものであり、従
つてそのマイクロプログラム制御はパイプライン
制御の条件にかなうものでなければならない。第
１の条件はパイプラインが１クロツク周期に１マ
イクロ命令を実行するという最大速度で動作可能
でなければならない。マイクロプログラム制御へ
命令を供給するパイプライン部分は１本で命令を
進める場合と命令の供給を停止する場合を決定し
なければならない。記憶装置の各ビツトは即時に
保持されるので、記憶装置のビツトを直接使用し
て上記の決定を行うわけにはいかず、従つて予測
技術を使用する。すなわちパイプライン制御はそ
れを必要とする時点より１クロツク周期だけ早く
予測されなければならない。単マイクロ命令の場
合は、制御記憶アドレスパイプライン列に於ける
単マイクロ命令フリツプフロツプでこれが行われ
る。このフリツプフロツプビツトは、読み出され
る制御記憶のアドレスが単マイクロ命令である場
合常に１となる。次のクロツク周期で、パイプラ
インは読み出された命令を保持し、次の命令の最
初の制御記憶アドレスを制御記憶アドレスレジス
タへ保持するように進む。多マイクロ命令の場合
は、マイクロ命令の列が発生されている間に命令
のパイプラインへの流れを停止しなければならな
い。命令のパイプラインへの流れの再開は多マイ
クロ命令の順序制御フイールド内の１ビツトによ
つて行われる。このビツトはPREXIT（先出）ビ
ツトと呼ばれ、最後の命令の付近で１に設定され
る。この予測機能により、パイプラインは正確な
時間に、時間遅れを伴わずに次の命令の供給を開
始する。

多マイクロ命令記憶装置の順序制御フイールド
はREPEAT（反復）やSYNCHRONIZE（同期）
を実施するためにも使用される。順序制御フイー
ルデのREPEATビツトは、条件レジスタのテス
トされる条件が真になるまで、プロセツサに対し
て各命令周期の度にマイクロ命令を反復あるいは
再供給する。テスト条件が真になると次の命令が
マイクロコード記憶装置への命令パイプラインに
発生される。

同様に、順序制御フイールドは
SYNCHRONIZEビツトと呼ばれる別のビツトを
有している。これは条件分岐とともに使用され、
プロセツサは同期様式で動作すする。この様式で
は、通常条件分岐を含むと考えられる次の命令
が、特定の分岐条件情報が使用可能もしくは有効
になるまで、保持もしくは休止される。このこと
は分岐条件が有効になるまで、マイクロコードが
分岐条件を使用しないことを保障する。このよう
な実施形態は制御記憶空間を節約し、その結果マ
イクロコード分岐を速める。

第１Ａ図及び第１Ｂ図には、本発明によるコン
ピユータ記憶制御装置１０を示している。命令は
最初に、命令レジスタ１２によつてこの装置に取
り込まれる。命令レジスタ１２は命令マツピング
メモリ１４に接続され、命令マツピングメモリ１
４はレジスタ１６に接続される。最初の有効指示
フリツプフロツプ１８が命令レジスタ１２と接続
されている。２番目の有効指示フリツプフロツプ
２０がレジスタ１６と接続されている。マモリマ
ツプを有するレジスタ１６の出力は、アドレスマ
ルチプレクサ２２に接続される。アドレスマルチ
プレクサ２２の出力は制御記憶アドレスレジスタ
２４、及び単マイクロ命令フリツプフロツプ２６
に接続される。３番目の有効指示フリツプフロツ
プ２８が制御記憶アドレスレジスタ２４に接続さ
れている。パイプ初期化制御線３１がフリツプフ
ロツプ１８、２０及び２８のリセツト入力に接続
される。この線３１は同時にフリツプフロツプ７
０へのリセツト入力を制御するORゲート２９へ
の入力も提供しているが、これについては後述す
る。

アドレスマルチプレクサ２２には、アドレス選
択論理制御網３０が接続されている。アドレス選
択制御論理網３０はアドレスマルチプレクサ２２
の働きを制御する。マルチプレクサ２２に対する
第１のアドレス源は前述したようにレジスタ１６
からの入力である。第１のアドレス源は、レジス
タ１６からデータ路１７に提供される。データ路
３２上の第２の入力アドレス源はメモリデータレ
ジスタ３６の分岐アドレス部から提供される。メ
モリデータレジスタ３６の分岐アドレス部３４
は、ANDゲート３８を介して出力され、データ
路３２を形成するように接続される。

アドレスマルチプレクサ２２への第３の入力
は、データ路４０から供給され、これはアドレス
増分装置４２によつて供給される増分されたアド
レスである。

アドレス選択論理制御装置３０は３つの制御入
力を受信する。第１の制御入力は制御線４４上に
あり、これは単マイクロ命令フリツプフロツプ２
６からの出力である。第２の入力は制御線４６上
にあり、これはメモリデータレジスタ３６の順序
制御フイールド出力の一部であるPREXITビツ
ト４８から来る。レジスタ３６のPREXITビツ
ト４８は、制御路４６を形成する前にANDゲー
ト５０を通過する。最後に、アドレス選択制御網
３０への第３の制御入力は制御線５２上にあり、
これは分岐論理網５４からの制御出力である。

パイプラインを含めコンピユータの中央処理装
置から各種の機械状態ビツトが、マイクロコード
分岐条件レジスタ５６への入力ビツトとして提供
される。このレジスタ５６はその各種のビツトか
らマイクロコード分岐条件オペランドを形成す
る。このマイクロコード分岐条件オペランドは、
分岐論理網５４へのオペランド入力として提供さ
れて、条件分岐を実行すべきか否かを判断するた
めに使われ、この出力は網５４から出力制御線５
２に供給される。網５４への制御入力はANDゲ
ート６０から制御線に供給される。ゲート６０は
メモリデータレジスタ３６の分岐条件部６２を入
力として受信する。分岐実行制御線５２はメモリ
データレジスタ３６を制御する４番目の有効指示
フリツプフロツプ７０のリセツト入力に接続され
る。このフリツプフロツプの出力は、前述のよう
に制御情報入力を通すANDゲート３８，５０及
び６０への制御入力を表わす。フリツプフロツプ
７０はまた、同期機能と関連して使用される出力
VALID（有効）ビツトであるANDゲート７１へ
の入力を提供する。メモリデータレジスタ３６の
メモリデータ部７４は、ANDゲート８０を介し
て中央処理装置への制御信号として接続される。

本発明の制御記憶９０は、制御記憶アドレスレ
ジスタ２４から入力を受け、メモリ選択網９４に
接続された出力を有する単マイクロ命令記憶装置
９２を有している。多マイクロ命令記憶装置９６
も制御記憶レジスタ２４から入力を受け、メモリ
選択網９４へ出力を提供する。メモリ選択網９４
の出力はメモリデータレジスタ３６の入力に接続
される。メモリ選択網は、単マイクロ命令フリツ
プフロツプ２６の出力に接続された制御線９８に
よつて制御される。前述のようにレジスタ３６の
順序制御フイールド部はPREXITビツト４８を
有している。さらに無条件分岐ビツト１０４、サ
ブルーチンコールビツト１０６、サブルーチンリ
ターンビツト１０８、SYNCHRONIZEビツト１
１０、及びREPEATビツト１１２が存在する。
順序制御フイールドビツト１０４，１０６及び１
０８の機能はその名称から明白である。ANDゲ
ート１１４，１１６，１１８，１２０及び１２２
はそれぞれビツト１０４，１０６，１０８、１１
０及び１１２から入力を受け、これらのビツトと
組み合わされる。ANDゲート１１４，１１６，
１１８，１２０及び１２２への他の入力は、
ANDゲート３８，５０，６０，７６，７８及び
８０と同様にフリツプフロツプ７０から供給され
る。ANDゲート１１４，１１６及び１１８は分
岐論理網５４への制御入力を提供し、実行するべ
き機能を指示する。ANDゲート１２０及び１２
２はREPEAT／SYNCHRONIZE論理網１００
に対して、実行すべき機能を指示する制御入力を
提供する。網１００は図に示すように機械状態有
効指示ビツト及び機械反復条件に関連する種々の
条件入力を受ける。これらの条件は各種のフラグ
もしくは命令に特有なその他のハードウエアテス
ト条件である。パイプライン時間決め論理装置１
０２は網１００から制御入力を受信し、すべての
レジスタに対して適当なクロツク可能信号を送
る。パイプライン有効指示フリツプフロツプも装
置１０２に接続される。

本発明を一般的に説明する場合は、アドレスマ
ルチプレクサ、制御記憶アドレスレジスタ、単マ
イクロ命令記憶装置、多マイクロ命令記憶装置、
メモリ選択網、アドレス選択論理装置、アドレス
増分装置、及びメモリデータレジスタから成るマ
イクロプログラム装置を有する装置１０から構成
されると言うことが出来る。この装置に対する命
令は命令レジスタ１２から供給される。命令レジ
スタ１２から、命令オペコードがマツピングメモ
リ１４のアドレスを与える。マツピングメモリ１
４はその命令を実行するマイクロコードルーチン
の制御記憶アドレスを与える。次にこのアドレス
はレジスタ１６に保持され、マイクロプログラム
装置に対して使用可能となる。

マイクロプログラム装置は制御記憶アドレスを
連続して時間決めをすることによつて動作し、適
当な制御信号を発生する。マイクロコードの実行
順序はアドレス選択論理網３０、及びアドレスマ
ルチプレクサ２２によつて制御される。マイクロ
コード装置はそのアドレスをマツピングメモリ１
４から得ることが出来る。このメモリは１つの命
令についての最初のマイクロ命令のアドレスを供
給するのに使用される。マツピングメモリ１４は
また、単マイクロ命令フリツプフロツプ２６に書
き込まれるべき正しい値を供給する。レジスタ１
６に保有されたマツピングメモリ出力は、単マイ
クロ命令フリツプフロツプ２６が１であるかある
いは、制御路４６上の順序制御レジスタビツト４
８からのPREXIT制御信号が１の場合常に選択
される。マイクロコード装置は、分岐を実行する
際にアドレスを供給するのに使用される分岐入力
線３２からもアドレスを得ることが出来る。この
分岐アドレスは、制御線５２上にある分岐論理網
５４の分岐実行出力が１である場合常に選択され
る。

マイクロコード装置はまたアドレス増分装置４
２からもアドレスを得ることが出来る。このよう
にして、マイクロコードはメモリを介して順次的
に進む。アドレス増分選択制御は標準的な選択条
件であり、特別に他の制御が指示されない場合に
無条件に実行される。各々のパイプラインレジス
タ列すなわち命令レジスタ１２、マツピングレジ
スタ１６、制御記憶アドレスレジスタ２４、メモ
リデータレジスタ３６等には有効指示ビツトが付
属している。これらの有効指示ビツトの各々は、
それぞれ有効指示フリツプフロツプ１８，２０，
２８及び７０によつて提供される。この有効指示
ビツトは、その列に於けるデータが有効なデータ
として使用可能であることを示す。レジスタ３６
に於けるマイクロ命令ビツトはすべて有効指示フ
リツプフロツプ７０でゲートされ、従つてこの列
が有効でない場合は出力信号が何も現われない。
有効でない状態とは有効指示フリツプフロツプ７
０の出力がゼロである場合の状態である。

説明するべき動作の型式としては３種類の明確
な動作型式がある。最初に説明するのは単マイク
ロ命令型の動作である。この動作では、前の命令
の最後の段階で、アドレスマルチプレクサ２２が
線路１７上のマツプ入力を選択するようにする。
次のクロツク周期でこのマツプアドレスを制御記
憶アドレスレジスタに保持する。同時に、単マイ
クロ命令フリツプフロツプ２６が１にされる。次
のクロツク間隔で、制御記憶から読み出されたデ
ータが出力レジスタ３６に保持され、次の命令の
最初のアドレスが制御記憶アドレスレジスタ２４
に保持される。次にこの過程が反復する。

次に説明する命令の型式は順次的多マイクロ命
令である。この場合には命令の最初の制御記憶ア
ドレスが制御記憶アドレスレジスタ２４に保持さ
れる。この時点で単マイクロ命令フリツプフロツ
プ２６がゼロにされる。次にこのアドレスが制御
記憶から読み出され、同時に単マイクロ命令フリ
ツプフロツプにより１だけ増加される。次のクロ
ツク間隔がこのマイクロ命令を出力レジスタ３６
に保持し、同時にアドレス増分装置４２の出力を
次の制御記憶アドレスとして保持する。このよう
に多マイクロ命令の実行は、供給される最初のア
ドレスから順次的に進むことから構成される。最
後のマイクロ命令の次に制御線４６上の
PREXITビツトを１にすることによつて、命令
は終了する。これにより、次のクロツクでアドレ
スマルチプレクサ２２がマツプ入力を選択し、従
つて次の命令が始動される。

最後に説明する命令の型式は、条件分岐を有す
る順次的多マイクロ命令である。ある命令では、
その命令を実行するマイクロコードが、機械のあ
る状態ビツトに基いて条件判断をする必要があ
る。本マイクロプログラム装置では、マイクロコ
ード分岐条件レジスタ５６の任意のビツトによつ
て分岐することが可能である。マイクロ命令の順
次制御フイールドは、どの分岐条件をテストする
かを指定し、その分岐条件が真である場合は分岐
アドレスを発生する。本発明で使用されている条
件分岐の手法は予測に基いている。すべての多マ
イクロ命令列に於いて、通常次のアドレスは１だ
け増加されたアドレスである。従つて、分岐条件
が解かれている間、マイクロプログラム装置は分
岐が実行されないと予測している。分岐が実行さ
れないということは、次のアドレスが１だけ増加
されたアドレスであるということである。この予
測が真である場合は、分岐が解決されるとマイク
ロコードの順序は遅延することなく単純に持続す
る。

分岐条件が満足されると、この１だけ増加され
たアドレスの予測は誤りであり、いくつかの事が
行われなければならない。最初に、分岐が実行さ
れることから、予測されたアドレスの結果として
出力レジスタ３６にクロツクされたマイクロ命令
は取消されなければならない。この取消しは線路
５２上の分岐実行信号によつて有効指示フリツプ
フロツプ７０をクリアすることによつて行われ
る。ここで注意すべきことは、すべての信号は有
効指示フリツプフロツプ７０によつてゲートされ
ているので、それらは完全に取消されることであ
る。また、有効指示フリツプフロツプはレジスタ
をクリアするためにメモリパイプラインに存在す
ることから、何ら付加的な論理を必要としないこ
とにも注意すべきである。同時に、線路３２上の
分岐アドレス出力が制御記憶装置アドレスレジス
タ２４にゲートされなければならない。これはア
ドレスマルチプレクサ２２が線路３２上の分岐ア
ドレスを選択することによつて行われる。従つ
て、予測の誤りを意味する分岐の実行は２クロツ
ク周期を必要とする。分岐の可能性を理解するこ
と、及び分岐条件の意味を定める自由を持つこと
によつて、分岐が実行されない場合より高い周波
数、すなわちより速く解決する路を得ることが可
能であることが多い。多マイクロ命令はマツプア
ドレスメモリ１４及びマツプアドレスレジスタ１
６から開始する。命令は制御記憶装置９０を介し
て順次的に実行する。条件分岐に出合うと、分岐
が実行されない場合は順次的な実行が持続する。
分岐が行われる場合は、分岐アドレスが制御記憶
アドレスレジスタ２４に書込まれ、順次的な実行
はそのアドレスから開始する。その手順が完了す
ると、メモリに於けるパイプライン上の命令の流
れは、１に設定された最後のマイクランドの次に
於けるPREXITビツトによつて再開される。こ
の予測機能により、パイプラインは時間遅れを伴
わずに正しい周期時間に次の命令を供給すること
になる。

たとえ分岐が２周期の判断時間をとる場合で
も、ただ１つのマイクロ命令を必要とするだけ
で、２マイクロ命令を必要とするわけではない。
従つて、分岐は単マイクロ命令で指定される。こ
の結果、各々の分岐は２マイクロ命令ではなくた
だ１つの単マイクロ命令を必要とするだけである
ことから、制御記憶の節約をもたらす。さらに、
誤つた推測の結果であるマイクロ命令の取消しは
基本的に余分なハードウエアを必要としない。な
ぜならパイプラインはいずれにしろ有効指示ビツ
トとクリア信号を必要とするからである。

同期ビツト１１０は条件分岐とともに使用され
る。機械を同期方式の状態にすることがよくあ
る。この状態では、通常条件分岐を有する可能性
のある次のマイクロ命令が、指定された分岐条件
が有効になるまで保持される。これは分岐条件が
有効になるまでマイクロコードがその条件を使用
しないことを保障する。このような実施形態は制
御記憶の位置を節約し、その結果より速いマイク
ロコード分岐をもたらす。反復ビツト１１２は、
指定した条件が発生するまで、マイクロ命令を反
復して実行させる。反復ビツト１１２及び同期ビ
ツト１１０の両ビツトは、網１００が入力をテス
トするのを制御することによつてその働きを実行
する。テストする条件が発生すると、対応する制
御に応じて反復制御信号もしくは同期制御信号が
時間決め装置１０２に送られる。

【図面の簡単な説明】

第１Ａ図と第１Ｂ図は左と右に並べつき合わせ
て見るべき図であり、本発明による記憶装置のブ
ロツク機能図である。 １２……命令レジスタ、１４……命令マツピン
グメモリ、１６……マツプレジスタ、１８，２
０，２８……有効指示フリツプフロツプ、２２…
…アドレスマルチプレクサ。

Claims (1)

1. 【特許請求の範囲】 １ 条件分岐のための一塊とされた制御記憶装置
   であつて、 アドレスマルチプレクサの出力を選択するため
   の論理装置とともに、原始命令を受け入れるため
   の入力装置、分岐命令を受け入れるための入力装
   置、及びインクリメント命令を受け入れるための
   入力装置を有する上記アドレスマルチプレクサ
   と、 前記アドレスマルチプレクサの出力を受け入れ
   る装置としての制御記憶アドレスレジスタ、 前記制御記憶アドレスレジスタからの出力を受
   け記憶出力を発生するための単マイクロ命令記憶
   装置、 前記制御記憶アドレスレジスタからの出力を受
   け出力を発生するための多マイクロ命令記憶装
   置、 前記単マイクロ命令記憶装置及び多マイクロ命
   令記憶装置からの出力を受け、選択された記憶装
   置出力から成る出力を発生するための記憶選択装
   置、 前記記憶選択装置のための出力レジスタ装置、 前記の記憶選択装置を制御するための単マイク
   ロ命令フリツプフロツプであつて前記アドレスマ
   ルチプレクサの出力を受ける前記フリツプフロツ
   プ、 前記アドレスマルチプレクサに供給される制御
   出力を発生するための分岐論理回路網、及び 前記分岐論理回路網へ分岐条件入力を供給する
   ための装置、 を有するマイクロプログラム制御記憶装置。 ２ 特許請求の範囲第１項記載のマイクロプログ
   ラム制御記憶装置であつて、前記出力レジスタは
   前記アドレスマルチプレクサに接続された先出出
   力制御信号装置を有しており、順次的に発生する
   マイクロ命令列に於いて最後のマイクロ命令の次
   の命令が発生した際に、先出制御信号が働くこと
   によつて、適時に原始命令を前記制御記憶装置に
   ゲートし、出力マイクロ命令の流れの中断を発生
   させないようにしたマイクロプログラム制御記憶
   装置。 ３ 特許請求の範囲第１項記載のマイクロプログ
   ラム制御記憶装置であつて、前記出力レジスタが
   反復出力制御信号を有し、さらに前記反復出力制
   御信号に応答して所定の条件が発生するまで１つ
   のマイクロ命令を反復するようにパイプラインを
   制御するための論理回路網装置を有するマイクロ
   プログラム制御記憶装置。 ４ 特許請求の範囲第１項記載のマイクロプログ
   ラム制御記憶装置であつて、前記出力レジスタが
   同期出力制御信号を有しており、さらに前記の同
   期出力制御信号に応答して、所定の条件が発生す
   るまで条件分岐命令を保留するようにパイプライ
   ンを制御するための論理回路網装置を有するマイ
   クロプログラム制御記憶装置。