JPH0254362A - 並列処理コンピュータ - Google Patents
並列処理コンピュータInfo
- Publication number
- JPH0254362A JPH0254362A JP63206086A JP20608688A JPH0254362A JP H0254362 A JPH0254362 A JP H0254362A JP 63206086 A JP63206086 A JP 63206086A JP 20608688 A JP20608688 A JP 20608688A JP H0254362 A JPH0254362 A JP H0254362A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- memory
- cpu
- unit
- controller
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Memory System Of A Hierarchy Structure (AREA)
- Multi Processors (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、複数のプロセッサユニットによりメモリユニ
ットを共有する並列処理コンピュータに関する。
ットを共有する並列処理コンピュータに関する。
（従来の技術）
従来、並列処理コンピュータは、第２図に示すような構
成となっている。すなわち、単一のシステムバス１に、
このバスの取得制御を行なうバスコントローラ２、複数
のＣＰＵ３、複数の主メモリユニット４、及び複数のＩ
１０ユニット（入出カニニット）５が接続されている。
成となっている。すなわち、単一のシステムバス１に、
このバスの取得制御を行なうバスコントローラ２、複数
のＣＰＵ３、複数の主メモリユニット４、及び複数のＩ
１０ユニット（入出カニニット）５が接続されている。
各ＣＰＵ３、及び複数の主メモリユニット４は、それぞ
れに設けられたバスインターフェース７．８を介してシ
ステムバスｌと接続される。各ＣＰＵ５に設けられたキ
ャッシュメモリ６のバス監視機構（図示せず）は、シス
テムバスｌを監視することにより、他のＣＰＵ、または
Ｉ１０ユニット５の主メモリユニット４に対する書込み
を監視している。そして、主メモリユニット４への書込
みが行なわれたことがバス監視機構によって検出され、
かつその書込み先に対応するブロックのデータがキヤ・
ンシュメモリ６に格納されている場合には、キヤ・ノシ
ュメモリＢ内の対応データが主メモリユニ・ソト４への
書込みデータに書換えられる。こうして、主メモリユニ
ット４と、キヤ・ソシュメモリ６との内容に不一致が生
じないようにしている。
れに設けられたバスインターフェース７．８を介してシ
ステムバスｌと接続される。各ＣＰＵ５に設けられたキ
ャッシュメモリ６のバス監視機構（図示せず）は、シス
テムバスｌを監視することにより、他のＣＰＵ、または
Ｉ１０ユニット５の主メモリユニット４に対する書込み
を監視している。そして、主メモリユニット４への書込
みが行なわれたことがバス監視機構によって検出され、
かつその書込み先に対応するブロックのデータがキヤ・
ンシュメモリ６に格納されている場合には、キヤ・ノシ
ュメモリＢ内の対応データが主メモリユニ・ソト４への
書込みデータに書換えられる。こうして、主メモリユニ
ット４と、キヤ・ソシュメモリ６との内容に不一致が生
じないようにしている。
ところで、並列処理コンピュータにおいて、処理速度を
向上させるためには、単純にＣＰＵ３の数を増加する方
法が考えられる。
向上させるためには、単純にＣＰＵ３の数を増加する方
法が考えられる。
しかしながら、各ＣＰＵ３と各主メモリユニ・ット４が
単一のシステムバス１に接続される構成においては、各
ＣＰＵ３の各主メモリユニ・ノド４に対するリード／ラ
イトアクセスが、単一のシステムバスｌに集中してしま
う。このため、単１こＣＰＵ３の数を増加させても、各
ＣＰｔＪ３を効率的に使用することができない。
単一のシステムバス１に接続される構成においては、各
ＣＰＵ３の各主メモリユニ・ノド４に対するリード／ラ
イトアクセスが、単一のシステムバスｌに集中してしま
う。このため、単１こＣＰＵ３の数を増加させても、各
ＣＰｔＪ３を効率的に使用することができない。
また、各ＣＰＵ３と各主メモリユニット４間を接続する
システムバス１を複数化する構成では、各ＣＰｔＪ３に
設けられたキャッシュメモリ６のバス監視機構は、設け
られた複数のシステムバスの全てを監視対象としなけれ
ばならないため、構成が著しく複雑化してしまう。
システムバス１を複数化する構成では、各ＣＰｔＪ３に
設けられたキャッシュメモリ６のバス監視機構は、設け
られた複数のシステムバスの全てを監視対象としなけれ
ばならないため、構成が著しく複雑化してしまう。
（発明が解決しようとする課題）
このように、従来の並列処理コンピュータにおいては、
単にＣＰＵを増加させる方式では、システムバスの能力
によって効率的に使用することができないために、処理
速度を向上させることができなかった。また、システム
バスを増加させる方式では、各プロセッサユニットに設
けられたキャッシュメモリのバス監視機構が複雑化して
しまうという問題があった。
単にＣＰＵを増加させる方式では、システムバスの能力
によって効率的に使用することができないために、処理
速度を向上させることができなかった。また、システム
バスを増加させる方式では、各プロセッサユニットに設
けられたキャッシュメモリのバス監視機構が複雑化して
しまうという問題があった。
本発明は上記のような点に鑑みてなされたもので、簡単
な構成で、処理速度を向上させることが可能な並列処理
コンピュータを提供することを目的とする。
な構成で、処理速度を向上させることが可能な並列処理
コンピュータを提供することを目的とする。
［発明の構成］
（課題を解決するための手段）
本発明は、キャッシュメモリを有する複数のプロセッサ
ユニットと、このプロセッサユニットによって共有され
る複数のメモリユニットとを備えた並列処理コンピュー
タにおいて、プロセッサユニットとメモリユニットとが
接続される第１及び第２のバスと、第１及び第２のバス
をそれぞれ制御するバスコントローラ手段とを具備し、
プロセッサユニットがメモリユニットに対して書込み。
ユニットと、このプロセッサユニットによって共有され
る複数のメモリユニットとを備えた並列処理コンピュー
タにおいて、プロセッサユニットとメモリユニットとが
接続される第１及び第２のバスと、第１及び第２のバス
をそれぞれ制御するバスコントローラ手段とを具備し、
プロセッサユニットがメモリユニットに対して書込み。
を行なう際には第１のバスを用い、プロセッサユニット
がメモリユニットから読込みを行なう際には第２のバス
を用いる構成とするものである。
がメモリユニットから読込みを行なう際には第２のバス
を用いる構成とするものである。
（作用）
このようにして構成される並列処理コンピュータにおい
ては、第１のバスを各プロセッサユニットが各主メモリ
ユニットに書込みを行なう際に使用し、第２のバスを各
プロセッサユニットが各主メモリユニットから読込みを
行なう際に使用する構成とすることにより、各バスの使
用率を低下させて、プロセッサユニットの使用効率を向
上させることが可能となる。また、各プロセッサユニッ
トに設けられるキャッシュメモリのバス監視機構は、第
１のバスだけを監視するだけでよい。
ては、第１のバスを各プロセッサユニットが各主メモリ
ユニットに書込みを行なう際に使用し、第２のバスを各
プロセッサユニットが各主メモリユニットから読込みを
行なう際に使用する構成とすることにより、各バスの使
用率を低下させて、プロセッサユニットの使用効率を向
上させることが可能となる。また、各プロセッサユニッ
トに設けられるキャッシュメモリのバス監視機構は、第
１のバスだけを監視するだけでよい。
（実施例）
以下、図面を参照して本発明の一実施例を説明する。第
１図は、同実施例に係わる並列処理コンピュータの構成
を示すブロック図である。第１図に示すように、複数の
ＣＰＵＩＩ、及び複数の主メモリユニット１２が、それ
ぞれメモリリード用バス１４、及びメモリライト用バス
１５に接続されている。各ＣＰＵＩＩは、それぞれメモ
リリード用バス１４とバスインターフェース１６を介し
て接続され、メモリライト用バス１５とバスインターフ
ェース１８を介して接続される。主メモリユニット１２
は、メモリリード用バス１４とバスインターフェース１
７を介して接続され、メモリライト用バス１５とバスイ
ンターフェース１９を介して接続される。また、各ＣＰ
ＵＩＩには、メモリライト用バスＩ５に対するバス監視
機構を有するキャラ、シュメモリ２０が設けられている
。このキャッシュメモリ２０のバス監視機構は、メモリ
ライト用バスを監視することにより主メモリユニット１
２に対して書込みが行なわれたかを監視し、主メモリユ
ニット１２の内容とキャッシュメモリ２０の内容とに不
一致が生じないようにしている。メモリリード用バス１
４には、このバス１４の制御を行なうバスコントローラ
２１が接続され、メモリライト用バス１５には、このバ
ス１５の制御を行なうバスコントローラ２２が接続され
る。また、メモリライト用バス１５には、複数のＩ１０
ユニット２３が接続される。このＩ１０ユニット２３は
、コンピュータシステムの入出力インターフェースであ
り、各種１１０機器（図示せず）が接続される。
１図は、同実施例に係わる並列処理コンピュータの構成
を示すブロック図である。第１図に示すように、複数の
ＣＰＵＩＩ、及び複数の主メモリユニット１２が、それ
ぞれメモリリード用バス１４、及びメモリライト用バス
１５に接続されている。各ＣＰＵＩＩは、それぞれメモ
リリード用バス１４とバスインターフェース１６を介し
て接続され、メモリライト用バス１５とバスインターフ
ェース１８を介して接続される。主メモリユニット１２
は、メモリリード用バス１４とバスインターフェース１
７を介して接続され、メモリライト用バス１５とバスイ
ンターフェース１９を介して接続される。また、各ＣＰ
ＵＩＩには、メモリライト用バスＩ５に対するバス監視
機構を有するキャラ、シュメモリ２０が設けられている
。このキャッシュメモリ２０のバス監視機構は、メモリ
ライト用バスを監視することにより主メモリユニット１
２に対して書込みが行なわれたかを監視し、主メモリユ
ニット１２の内容とキャッシュメモリ２０の内容とに不
一致が生じないようにしている。メモリリード用バス１
４には、このバス１４の制御を行なうバスコントローラ
２１が接続され、メモリライト用バス１５には、このバ
ス１５の制御を行なうバスコントローラ２２が接続され
る。また、メモリライト用バス１５には、複数のＩ１０
ユニット２３が接続される。このＩ１０ユニット２３は
、コンピュータシステムの入出力インターフェースであ
り、各種１１０機器（図示せず）が接続される。
また、主メモリユニット１２は、メモリリード用バス１
４、及びメモリライト用バス１５からのアクセス要求が
同時に発生した場合に、一方のアクセス要求を優先し、
他方を待機させる機能を有している。
４、及びメモリライト用バス１５からのアクセス要求が
同時に発生した場合に、一方のアクセス要求を優先し、
他方を待機させる機能を有している。
次に、同実施例の動作を説明する。
はじめに、メモリリード用バス１４を使用する場合につ
いて説明する。ＣＰＵＩＩが主メモリユニット１２をリ
ードアクセスする場合、メモリリード用バス１４に接続
されたバスコントローラ２１に対してバス取得要求を出
力する。このバス取得要求を受取ったバスコントローラ
２１は、いくつかのＣＰＵＩＩからのバス取得要求に対
し、一つのＣＰＵＩＩにのみバス取得許可を与える。バ
スコントローラ２１によってバス取得許可を与えられた
ＣＰＵＩＩは、目的とする主メモリユニット１２をメモ
リリード用バス１４を介してリードアクセスし、処理が
終了した後、メモリリード用バス１４を放棄する。
いて説明する。ＣＰＵＩＩが主メモリユニット１２をリ
ードアクセスする場合、メモリリード用バス１４に接続
されたバスコントローラ２１に対してバス取得要求を出
力する。このバス取得要求を受取ったバスコントローラ
２１は、いくつかのＣＰＵＩＩからのバス取得要求に対
し、一つのＣＰＵＩＩにのみバス取得許可を与える。バ
スコントローラ２１によってバス取得許可を与えられた
ＣＰＵＩＩは、目的とする主メモリユニット１２をメモ
リリード用バス１４を介してリードアクセスし、処理が
終了した後、メモリリード用バス１４を放棄する。
次に、メモリライト用バス１５を使用する場合について
説明する。ＣＰＵＩＬが主メモリユニット１２をライト
アクセスする場合、ＣＰＵ１１がＩ１０ユニット２３を
リード／ライトアクセスする場合、及びＩ１０ユニット
２３が主メモリユニット１２をり一ド／ライトアクセス
する場合には、ＣＰＵＩＩ、またはＩ１０ユニット２３
は、メモリライト用バス１５に接続されたバスコントロ
ーラ２２に対してバス取得要求を出力する。このバス取
得要求を受取ったバスコントローラ２２は、バス取得要
求を出力したいくつかのＣＰＵＩＩ、またはＩ１０ユニ
ット２３の中から一つのユニットにのみバス取得許可を
与える。バス取得許可を与えられたユニットは、主メモ
リユニット１２、またはＩ１０ユニット２３のうちの目
的とするユニットに対し、メモリライト用バス１５を介
してリード／ライトアクセスを行ない、処理が終了した
後、メモリライト用バス１５を放棄する。
説明する。ＣＰＵＩＬが主メモリユニット１２をライト
アクセスする場合、ＣＰＵ１１がＩ１０ユニット２３を
リード／ライトアクセスする場合、及びＩ１０ユニット
２３が主メモリユニット１２をり一ド／ライトアクセス
する場合には、ＣＰＵＩＩ、またはＩ１０ユニット２３
は、メモリライト用バス１５に接続されたバスコントロ
ーラ２２に対してバス取得要求を出力する。このバス取
得要求を受取ったバスコントローラ２２は、バス取得要
求を出力したいくつかのＣＰＵＩＩ、またはＩ１０ユニ
ット２３の中から一つのユニットにのみバス取得許可を
与える。バス取得許可を与えられたユニットは、主メモ
リユニット１２、またはＩ１０ユニット２３のうちの目
的とするユニットに対し、メモリライト用バス１５を介
してリード／ライトアクセスを行ない、処理が終了した
後、メモリライト用バス１５を放棄する。
このようにして、ＣＰＵＩＩと主メモリユニット１２と
の間を接続するバスをメモリリード用バス１４、及びメ
モリライト用バス１５とに分けて設けることにより、各
バス１４．１５の使用率を低下させることが可能となる
。例えば、ＣＰＵＩＩの主メモリユニット１２に対する
リードとライトとの割合いが等しいとすると、ＣＰＵＩ
Ｉによるメモリリード用バス１４とメモリライト用バス
１５の使用率は従来の単一のシステムバスの場合に比較
してそれぞれ１／２となる。このため、ＣＰＵＩＩの数
を２倍に増加させても、ＣＰＵＩＩの使用効率は従来と
同等程度にすることができる。また、主メモリユニット
１２に対するライトアクセスをメモリライト用バス１５
に集中させる構成とすることにより、各ＣＰＵＩＩに設
けられたキャッシュメモリ２０のバス監視機構は、メモ
リライト用バス１５のみを監視するだけで良いため複雑
化しない。
の間を接続するバスをメモリリード用バス１４、及びメ
モリライト用バス１５とに分けて設けることにより、各
バス１４．１５の使用率を低下させることが可能となる
。例えば、ＣＰＵＩＩの主メモリユニット１２に対する
リードとライトとの割合いが等しいとすると、ＣＰＵＩ
Ｉによるメモリリード用バス１４とメモリライト用バス
１５の使用率は従来の単一のシステムバスの場合に比較
してそれぞれ１／２となる。このため、ＣＰＵＩＩの数
を２倍に増加させても、ＣＰＵＩＩの使用効率は従来と
同等程度にすることができる。また、主メモリユニット
１２に対するライトアクセスをメモリライト用バス１５
に集中させる構成とすることにより、各ＣＰＵＩＩに設
けられたキャッシュメモリ２０のバス監視機構は、メモ
リライト用バス１５のみを監視するだけで良いため複雑
化しない。
なお、前記実施例においてはＩ１０ユニット２３は全て
メモリライト用バス１５に接続される構成としたが、主
メモリユニット１２への書込みを必要としないものは、
メモリリード用バス１４、またはメモリライト用バス１
５の何れの側に接続される構成であっても良い。
メモリライト用バス１５に接続される構成としたが、主
メモリユニット１２への書込みを必要としないものは、
メモリリード用バス１４、またはメモリライト用バス１
５の何れの側に接続される構成であっても良い。
［発明の効果］
以上のように本発明によれば、複数のプロセッサユニッ
トとこのプロセッサユニットによって共有される複数の
メモリユニットとの間を、メモリリード用、及びメモリ
ライト用に分けたバスによって接続することにより、各
バスの使用率を低下させることができるので、バス監視
機構等を複雑化することなく、処理速度を向上させるこ
とが可能となるものである。
トとこのプロセッサユニットによって共有される複数の
メモリユニットとの間を、メモリリード用、及びメモリ
ライト用に分けたバスによって接続することにより、各
バスの使用率を低下させることができるので、バス監視
機構等を複雑化することなく、処理速度を向上させるこ
とが可能となるものである。
第１図は本発明の一実施例に係わる並列処理コンピュー
タの構成を示すブロック図、第２図は従来の並列処理コ
ンピュータの構成を示すブロック図である。 １１・・・ＣＰＵ、１２・・・主メモリユニット、１４
・・・メモリリード用バス（第２のバス）、１５・・・
メモリライト用バス（第１のバス）、２０・・・キャッ
シュメモリ、２１、２２・・・バスコントローラ、２３
・・・Ｉ１０ユニット。
タの構成を示すブロック図、第２図は従来の並列処理コ
ンピュータの構成を示すブロック図である。 １１・・・ＣＰＵ、１２・・・主メモリユニット、１４
・・・メモリリード用バス（第２のバス）、１５・・・
メモリライト用バス（第１のバス）、２０・・・キャッ
シュメモリ、２１、２２・・・バスコントローラ、２３
・・・Ｉ１０ユニット。
Claims (1)
- 【特許請求の範囲】 キャッシュメモリを有する複数のプロセッサユニットと
、前記プロセッサユニットによって共有される複数のメ
モリユニットとを備えた並列処理コンピュータにおいて
、 前記プロセッサユニットと前記メモリユニットが接続さ
れる第１及び第２のバスと、 前記第１及び第２のバスをそれぞれ制御するバスコント
ローラ手段とを具備し、 前記プロセッサユニットが前記メモリユニットに対して
書込みを行なう際には前記第１のバスを用い、前記プロ
セッサユニットが前記メモリユニットから読込みを行な
う際には前記第２のバスを用いるようにしたことを特徴
とする並列処理コンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63206086A JPH0254362A (ja) | 1988-08-19 | 1988-08-19 | 並列処理コンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63206086A JPH0254362A (ja) | 1988-08-19 | 1988-08-19 | 並列処理コンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0254362A true JPH0254362A (ja) | 1990-02-23 |
Family
ID=16517585
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63206086A Pending JPH0254362A (ja) | 1988-08-19 | 1988-08-19 | 並列処理コンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0254362A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6651139B1 (en) | 1999-03-15 | 2003-11-18 | Fuji Xerox Co., Ltd. | Multiprocessor system |
| EP2238957A1 (en) | 2009-04-10 | 2010-10-13 | The Procter & Gamble Company | Absorbent core |
| WO2012133366A1 (ja) * | 2011-03-29 | 2012-10-04 | Quadrac株式会社 | 並列処理装置及び並列処理システム |
-
1988
- 1988-08-19 JP JP63206086A patent/JPH0254362A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6651139B1 (en) | 1999-03-15 | 2003-11-18 | Fuji Xerox Co., Ltd. | Multiprocessor system |
| EP2238957A1 (en) | 2009-04-10 | 2010-10-13 | The Procter & Gamble Company | Absorbent core |
| EP2238956A1 (en) | 2009-04-10 | 2010-10-13 | The Procter & Gamble Company | Absorbent core |
| WO2010118272A1 (en) | 2009-04-10 | 2010-10-14 | The Procter & Gamble Company | Absorbent core |
| WO2012133366A1 (ja) * | 2011-03-29 | 2012-10-04 | Quadrac株式会社 | 並列処理装置及び並列処理システム |
| JPWO2012133366A1 (ja) * | 2011-03-29 | 2014-07-28 | Quadrac株式会社 | 並列処理装置及び並列処理システム |
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