JPH022179B2 - - Google Patents
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- JPH022179B2 JPH022179B2 JP59207964A JP20796484A JPH022179B2 JP H022179 B2 JPH022179 B2 JP H022179B2 JP 59207964 A JP59207964 A JP 59207964A JP 20796484 A JP20796484 A JP 20796484A JP H022179 B2 JPH022179 B2 JP H022179B2
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- program
- interrupt
- signal
- microprocessors
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port
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- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
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- Software Systems (AREA)
- Multi Processors (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、マルチプロセサシステムにおける
制御方式に関するものである。
制御方式に関するものである。
第４図は例えば文献“フオールト・トレラン
ト・コンピユータ”（日経エレクトロニクス、
1983.5.9）に示された従来のマルチプロセサシス
テムの構成図である。図において、１−１〜１−
Ｎはマイクロプロセサ、２−１〜２−Ｎはマイク
ロプロセサ１−１〜１−Ｎがそれぞれ個別に備え
ているメモリであり、上記のマイクロプロセサ１
−１〜１−Ｎは該メモリ２−１〜２−Ｎ内に格納
されているプログラムに応じて処理を実行する。
３−１〜３−Ｎは入出力装置であり、上記のマイ
クロプロセサ１−１〜１−Ｎの処理に応じてデー
タの入出力を行なうものである。４はマイクロプ
ロセサ１−１〜１−Ｎと入出力装置３−１〜３−
Ｎが共通にアクセスすることができる共有メモ
リ、５は共有メモリ４内にある作業キユー、６は
マイクロプロセサ１−１〜１−Ｎならびに入出力
装置３−１〜３−Ｎを共有メモリ４と並列に接続
しているバスである。そして、マイクロプロセサ
１−１〜１−Ｎは、作業キユー５の示す番号に応
じた実行プログラムを共有メモリ４から取り出し
てメモリ２−１〜２−Ｎに格納した後、該実行プ
ログラムに応じた処理を行なう。
ト・コンピユータ”（日経エレクトロニクス、
1983.5.9）に示された従来のマルチプロセサシス
テムの構成図である。図において、１−１〜１−
Ｎはマイクロプロセサ、２−１〜２−Ｎはマイク
ロプロセサ１−１〜１−Ｎがそれぞれ個別に備え
ているメモリであり、上記のマイクロプロセサ１
−１〜１−Ｎは該メモリ２−１〜２−Ｎ内に格納
されているプログラムに応じて処理を実行する。
３−１〜３−Ｎは入出力装置であり、上記のマイ
クロプロセサ１−１〜１−Ｎの処理に応じてデー
タの入出力を行なうものである。４はマイクロプ
ロセサ１−１〜１−Ｎと入出力装置３−１〜３−
Ｎが共通にアクセスすることができる共有メモ
リ、５は共有メモリ４内にある作業キユー、６は
マイクロプロセサ１−１〜１−Ｎならびに入出力
装置３−１〜３−Ｎを共有メモリ４と並列に接続
しているバスである。そして、マイクロプロセサ
１−１〜１−Ｎは、作業キユー５の示す番号に応
じた実行プログラムを共有メモリ４から取り出し
てメモリ２−１〜２−Ｎに格納した後、該実行プ
ログラムに応じた処理を行なう。
従来のマルチプロセサシステムは上記のように
構成され、マイクロプロセサ１−１〜１−Ｎは共
有メモリ４内にある作業キユー５をバス６を経由
してアクセスすることにより、実行すべきプログ
ラム名を読みとる。次いで、マイクロプロセサ１
−１〜１−Ｎは、上記の作業キユー５から読みと
つたプログラム名に対応するプログラムを共有メ
モリ４から自己の所有するメモリ２−１〜２−Ｎ
へ読みとる。更に、上記のマイクロプロセサ１−
１〜１−Ｎは読みとつたプログラムに応じて、入
出力装置３−１〜３−Ｎからデータを読みとるた
めの入力処理、そのデータを使用した演算処理、
そしてその演算結果を入出力装置３−１〜３−Ｎ
へ出力するための出力処理を適宜に実行してい
く。
構成され、マイクロプロセサ１−１〜１−Ｎは共
有メモリ４内にある作業キユー５をバス６を経由
してアクセスすることにより、実行すべきプログ
ラム名を読みとる。次いで、マイクロプロセサ１
−１〜１−Ｎは、上記の作業キユー５から読みと
つたプログラム名に対応するプログラムを共有メ
モリ４から自己の所有するメモリ２−１〜２−Ｎ
へ読みとる。更に、上記のマイクロプロセサ１−
１〜１−Ｎは読みとつたプログラムに応じて、入
出力装置３−１〜３−Ｎからデータを読みとるた
めの入力処理、そのデータを使用した演算処理、
そしてその演算結果を入出力装置３−１〜３−Ｎ
へ出力するための出力処理を適宜に実行してい
く。
上記のような従来のマルチプロセサシステムで
は、マイクロプロセサ１−１〜１−Ｎがメモリ２
−１〜２−Ｎに所有しているプログラム以外の処
理を実行する必要が生じた場合には、共有メモリ
４から該当するプログラムを読みとる必要があ
り、プログラムを実行させるまでの待ち時間が長
くなるという問題点があつた。
は、マイクロプロセサ１−１〜１−Ｎがメモリ２
−１〜２−Ｎに所有しているプログラム以外の処
理を実行する必要が生じた場合には、共有メモリ
４から該当するプログラムを読みとる必要があ
り、プログラムを実行させるまでの待ち時間が長
くなるという問題点があつた。
この発明は、かかる問題点を解決するためにな
されたもので、各マイクロプロセサにそれぞれ異
なる数種の実行プログラムモジユールを所有さ
せ、上記の各マイクロプロセサは自己が所有しな
いプログラムモジユールの処理が必要となつたと
きに、バスを経由して他のマイクロプロセサに割
込みコマンドと必要な実行プログラムモジユール
番号を出力し、該当するプログラムモジユールを
所有するマイクロプロセサにそのプログラムの処
理を実行させるようにしたマルチプロセサシステ
ムにおける制御方式を得ることを目的とする。
されたもので、各マイクロプロセサにそれぞれ異
なる数種の実行プログラムモジユールを所有さ
せ、上記の各マイクロプロセサは自己が所有しな
いプログラムモジユールの処理が必要となつたと
きに、バスを経由して他のマイクロプロセサに割
込みコマンドと必要な実行プログラムモジユール
番号を出力し、該当するプログラムモジユールを
所有するマイクロプロセサにそのプログラムの処
理を実行させるようにしたマルチプロセサシステ
ムにおける制御方式を得ることを目的とする。
この発明に係るマルチプロセサシステムにおけ
る制御方式は、各マイクロプロセサに割込み判定
回路を設け、割込み命令のプログラムモジユール
番号と各マイクロプロセサが所有するプログラム
モジユール番号が一致したときに、該当するプロ
グラムモジユールを所有するマイクロプロセサが
該当するプログラムを実行するようにしたもので
ある。
る制御方式は、各マイクロプロセサに割込み判定
回路を設け、割込み命令のプログラムモジユール
番号と各マイクロプロセサが所有するプログラム
モジユール番号が一致したときに、該当するプロ
グラムモジユールを所有するマイクロプロセサが
該当するプログラムを実行するようにしたもので
ある。
この発明においては、マイクロプロセサが自己
の所有しないプログラムモジユールを実行する必
要が生じた時に、他のマイクロプロセサに割込み
を行ない、該当するプログラムモジユールを所有
するマイクロプロセサに該当するプログラムを実
行させるようにしたので、プログラムをロードす
るための待ち時間を短縮できるとともに、高速処
理を行なうことができる。
の所有しないプログラムモジユールを実行する必
要が生じた時に、他のマイクロプロセサに割込み
を行ない、該当するプログラムモジユールを所有
するマイクロプロセサに該当するプログラムを実
行させるようにしたので、プログラムをロードす
るための待ち時間を短縮できるとともに、高速処
理を行なうことができる。
以下、この発明の一実施例を図について説明す
る。第３図は、マイクロプロセサ１−１〜１−Ｎ
が他のマイクロプロセサへ出力する割込み実行命
令のフオーマツトであり、例えばコマンド部７と
プログラム番号部８で構成されている。
る。第３図は、マイクロプロセサ１−１〜１−Ｎ
が他のマイクロプロセサへ出力する割込み実行命
令のフオーマツトであり、例えばコマンド部７と
プログラム番号部８で構成されている。
第１図は、この発明によるマルチプロセサシス
テムの構成図であり、９−１〜９−Ｎはマイクロ
プロセサ１−１〜１−Ｎに設けられた割込み判定
回路で、第３図に示した割込み実行命令を入力
し、該入力が割込み実行命令であるかどうかを判
定する。なお、その他の構成は第４図に示したも
のと同様であるので、その詳細な説明は省略す
る。
テムの構成図であり、９−１〜９−Ｎはマイクロ
プロセサ１−１〜１−Ｎに設けられた割込み判定
回路で、第３図に示した割込み実行命令を入力
し、該入力が割込み実行命令であるかどうかを判
定する。なお、その他の構成は第４図に示したも
のと同様であるので、その詳細な説明は省略す
る。
第２図は第１図に示した割込み判定回路９−１
〜９−Ｎのブロツク図であり、１０は第３図に示
したコマンド部７に対応するコマンド信号、１１
は同様にプログラム番号部８に対応するプログラ
ム番号信号を示している。１２はデコード回路で
バス６からの上記したコマンド信号１０を入力
し、これが割込み実行命令かどうかを判定し、割
込み実行命令であれば一致信号を出力する。１４
はステータスメモリで、ここに各マイクロプロセ
サが所有するプログラムモジユール番号を全部保
持しておき、その値をプログラム番号値１５とし
て出力する。１６はプログラム番号一致検出回路
で、バス６からの上記したプログラム番号信号１
１と、上記のステータスメモリ１４からのプログ
ラム番号値１５を入力し、プログラム番号信号１
１と一致したプログラム番号値１８を出力する。
１９はAND回路で、デコード回路１２からの一
致信号と、プログラム番号一致検出回路１６から
のプログラム番号一致信号１７を入力し、割込み
信号２０を出力する。２１はマイクロプロセサ１
−１〜１−Ｎ内にあるCPUであり、上記のAND
回路１９の出力である割込み信号２０を受け、一
致したプログラム番号値１８に対応したプログラ
ムを実行する。
〜９−Ｎのブロツク図であり、１０は第３図に示
したコマンド部７に対応するコマンド信号、１１
は同様にプログラム番号部８に対応するプログラ
ム番号信号を示している。１２はデコード回路で
バス６からの上記したコマンド信号１０を入力
し、これが割込み実行命令かどうかを判定し、割
込み実行命令であれば一致信号を出力する。１４
はステータスメモリで、ここに各マイクロプロセ
サが所有するプログラムモジユール番号を全部保
持しておき、その値をプログラム番号値１５とし
て出力する。１６はプログラム番号一致検出回路
で、バス６からの上記したプログラム番号信号１
１と、上記のステータスメモリ１４からのプログ
ラム番号値１５を入力し、プログラム番号信号１
１と一致したプログラム番号値１８を出力する。
１９はAND回路で、デコード回路１２からの一
致信号と、プログラム番号一致検出回路１６から
のプログラム番号一致信号１７を入力し、割込み
信号２０を出力する。２１はマイクロプロセサ１
−１〜１−Ｎ内にあるCPUであり、上記のAND
回路１９の出力である割込み信号２０を受け、一
致したプログラム番号値１８に対応したプログラ
ムを実行する。
上記のように構成されたマルチプロセサシステ
ムにおいて、自己が所有しないプログラムモジユ
ールの処理が必要となつたマイクロプロセサ１−
１〜１−Ｎは、第３図に示した割込み実行命令
（コマンド部７とプログラム番号部８からなる）
をバス６を経由して他のマイクロプロセサ１−１
〜１−Ｎへ出力する。割込み実行命令を受けた他
のマイクロプロセサ１−１〜１−Ｎは、割込み判
定回路９−１〜９−Ｎのデコード回路１２にバス
６から上記割込み実行命令のコマンド部７に対応
するコマンド信号１０を入力し、割込み実行命令
が出力されたことを検出して一致信号１３を出力
する。また、プログラム番号一致検出回路１６で
バス６から上記割込み実行命令のプログラム番号
部８に対応するプログラム番号信号１１を入力す
る。そして、プログラム番号一致検出回路１６
は、自己が所有するプログラム番号を記憶してい
るステータスメモリ１４からプログラム番号値１
５を入力し、上記プログラム番号信号１１とプロ
グラム番号値１５の両者を比較する。両者が一致
した場合はその出力からプログラム番号一致信号
１７を出力する。上記した一致信号１３とプログ
ラム番号一致信号とは、AND回路１９において
両者のAND条件がとられてCPU２１へ割込み信
号２０を出力する。該CPU２１は、割込み信号
２０が入力されると上記のプログラム番号一致検
出回路１６から一致したプログラム番号値１８を
入力し、割込み実行命令を出力したマイクロプロ
セサにかわり、プログラム番号に対応したプログ
ラムの処理を実行する。
ムにおいて、自己が所有しないプログラムモジユ
ールの処理が必要となつたマイクロプロセサ１−
１〜１−Ｎは、第３図に示した割込み実行命令
（コマンド部７とプログラム番号部８からなる）
をバス６を経由して他のマイクロプロセサ１−１
〜１−Ｎへ出力する。割込み実行命令を受けた他
のマイクロプロセサ１−１〜１−Ｎは、割込み判
定回路９−１〜９−Ｎのデコード回路１２にバス
６から上記割込み実行命令のコマンド部７に対応
するコマンド信号１０を入力し、割込み実行命令
が出力されたことを検出して一致信号１３を出力
する。また、プログラム番号一致検出回路１６で
バス６から上記割込み実行命令のプログラム番号
部８に対応するプログラム番号信号１１を入力す
る。そして、プログラム番号一致検出回路１６
は、自己が所有するプログラム番号を記憶してい
るステータスメモリ１４からプログラム番号値１
５を入力し、上記プログラム番号信号１１とプロ
グラム番号値１５の両者を比較する。両者が一致
した場合はその出力からプログラム番号一致信号
１７を出力する。上記した一致信号１３とプログ
ラム番号一致信号とは、AND回路１９において
両者のAND条件がとられてCPU２１へ割込み信
号２０を出力する。該CPU２１は、割込み信号
２０が入力されると上記のプログラム番号一致検
出回路１６から一致したプログラム番号値１８を
入力し、割込み実行命令を出力したマイクロプロ
セサにかわり、プログラム番号に対応したプログ
ラムの処理を実行する。
なお、上記実施例ではバス６上で割込み実行命
令の伝送を行なつたが、別に専用の信号ラインを
設けても同様の動作を期待できる。
令の伝送を行なつたが、別に専用の信号ラインを
設けても同様の動作を期待できる。
この発明は以上説明したとおり、マルチプロセ
サシステムの中で、マイクロプロセサが自己の所
有しないプログラムモジユールを実行させる必要
が生じた時に、他のマイクロプロセサへ割込み実
行命令を出力し、該当するプログラムモジユール
を所有しているマイクロプロセサを意識すること
なく該当するプログラムの実行を行なわせるよう
に構成したので、プログラムをロードするための
待ち時間が短縮され高速処理が行なえるととも
に、プログラムモジユールがどのマイクロプロセ
サにあるかを意識せずに容易にプログラムできる
効果がある。
サシステムの中で、マイクロプロセサが自己の所
有しないプログラムモジユールを実行させる必要
が生じた時に、他のマイクロプロセサへ割込み実
行命令を出力し、該当するプログラムモジユール
を所有しているマイクロプロセサを意識すること
なく該当するプログラムの実行を行なわせるよう
に構成したので、プログラムをロードするための
待ち時間が短縮され高速処理が行なえるととも
に、プログラムモジユールがどのマイクロプロセ
サにあるかを意識せずに容易にプログラムできる
効果がある。
第１図はこの発明の一実施例によるマルチプロ
セサシステムの構成図、第２図は第１図に示した
割込み判定回路の一実施例を示すブロツク図、第
３図はこの発明における割込み実行命令のフオー
マツト図、第４図は従来のマルチプロセサシステ
ムの構成図である。 図において、２−１〜２−Ｎはメモリ、９−１
〜９−Ｎは割込み判定回路、１０はコマンド信
号、１１はプログラム番号信号、１２はデコード
回路、１３は一致信号、１４はステータスメモ
リ、１５はプログラム番号値、１６はプログラム
番号一致検出回路、１７はプログラム番号一致信
号、１８は一致したプログラム番号値、１９は
AND回路、２０は割込み信号、２１はCPUであ
る。なお、各図中同一符号は同一または相当部分
を示す。
セサシステムの構成図、第２図は第１図に示した
割込み判定回路の一実施例を示すブロツク図、第
３図はこの発明における割込み実行命令のフオー
マツト図、第４図は従来のマルチプロセサシステ
ムの構成図である。 図において、２−１〜２−Ｎはメモリ、９−１
〜９−Ｎは割込み判定回路、１０はコマンド信
号、１１はプログラム番号信号、１２はデコード
回路、１３は一致信号、１４はステータスメモ
リ、１５はプログラム番号値、１６はプログラム
番号一致検出回路、１７はプログラム番号一致信
号、１８は一致したプログラム番号値、１９は
AND回路、２０は割込み信号、２１はCPUであ
る。なお、各図中同一符号は同一または相当部分
を示す。
Claims (1)
- 【特許請求の範囲】 １ 自己が所有するプログラムに応じて動作する
複数のマイクロプロセサと、上記複数のマイクロ
プロセサの処理に応じてデータの入出力を行なう
複数の入出力装置と、上記複数のマイクロプロセ
サならびに入出力装置が共通にアクセスできる共
有メモリを有し、上記複数のマイクロプロセサと
複数の入出力装置と共有メモリをバスで接続し処
理プログラムをモジユール構造にして上記各マイ
クロプロセサが各モジユールを任意に実行できる
ようにしたマルチプロセサシステムにおいて、上
記複数のマイクロプロセサは、上記各モジユール
のうち個別に自己が所有するモジユールを格納す
るメモリと、自己が所有する上記モジユールの番
号を格納したステータスメモリを有し、割込み実
行命令を入力し該入力が割込み実行命令であるか
どうかを判定するとともに、上記割込み実行命令
に含まれるモジユール番号と上記ステータメモリ
に格納されている番号とを比較する割込み判定回
路とを備え、上記複数のマイクロプロセサがそれ
ぞれ上記メモリに所有しているプログラムモジユ
ール以外の処理を実行させる必要が生じた時は、
上記バスを経由して他のマイクロプロセサに対し
て上記割込み実行命令を出力し、該当する割込み
処理プログラムモジユールを所有している上記他
のマイクロプロセサを意識せずに上記割込み実行
命令に応じたプログラムモジユールを実行させる
ようにしたことを特徴とするマルチプロセサシス
テムにおける制御方式。 ２ 割込み判定回路は、上記割込み実行命令によ
るコマンド信号を受けて該割込み実行命令が出力
されたことを検出して一致信号を出力するデコー
ド回路と、上記割込み実行命令によるプログラム
番号信号を受けて自己が所有するプログラム番号
を記憶しているステータスメモリからプログラム
番号値を入力し、該プログラム番号値と上記プロ
グラム番号信号とを比較して両者が一致したとき
プログラム番号一致信号を出力するプログラム番
号一致検出回路と、上記一致信号とプログラム番
号一致信号とのAND条件をとり割込み信号を出
力するAND回路と、上記割込み信号が入力され
たときに上記プログラム番号一致検出回路から一
致したプログラム番号値を入力し、上記割込み実
行命令を出力したマイクロプロセサにかわり上記
プログラム番号値に対応したプログラムの処理を
実行するCPUとからなることを特徴とする上記
特許請求の範囲第１項記載のマルチプロセサシス
テムにおける制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20796484A JPS6186863A (ja) | 1984-10-05 | 1984-10-05 | マルチプロセサシステムにおける制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20796484A JPS6186863A (ja) | 1984-10-05 | 1984-10-05 | マルチプロセサシステムにおける制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6186863A JPS6186863A (ja) | 1986-05-02 |
| JPH022179B2 true JPH022179B2 (ja) | 1990-01-17 |
Family
ID=16548436
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20796484A Granted JPS6186863A (ja) | 1984-10-05 | 1984-10-05 | マルチプロセサシステムにおける制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6186863A (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5532118A (en) * | 1978-08-28 | 1980-03-06 | Fujitsu Ltd | Data processing system |
| JPS57100551A (en) * | 1980-12-15 | 1982-06-22 | Toshiba Corp | Computer system |
| JPS58169661A (ja) * | 1982-03-31 | 1983-10-06 | Fujitsu Ltd | デ−タ処理システム |
| JPS5960673A (ja) * | 1982-09-30 | 1984-04-06 | Toshiba Corp | 電子計算機システム |
-
1984
- 1984-10-05 JP JP20796484A patent/JPS6186863A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6186863A (ja) | 1986-05-02 |
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