JPH01154391A - メモリセル回路 - Google Patents

メモリセル回路

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JPH01154391A
JPH01154391A JP63071694A JP7169488A JPH01154391A JP H01154391 A JPH01154391 A JP H01154391A JP 63071694 A JP63071694 A JP 63071694A JP 7169488 A JP7169488 A JP 7169488A JP H01154391 A JPH01154391 A JP H01154391A
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    • G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
    • G06F5/10—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor having a sequence of storage locations each being individually accessible for both enqueue and dequeue operations, e.g. using random access memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ 〈産業上の利用分野〉 本発明はメモリセル回路に関し、特に所謂フォールスル
遅延を最小限にすることができるメモリセル回路に関す
る。
〈従来の技術〉 先入れ先出しくＦＩＦＯ）メモリ回路のためのデュアル
ポートメモリセルには、通常１または０の形でデータを
入力するための１対の書込みビット線が設けられている
。同様に、メモリセルには、その内容を読み出すことが
できるようにするための１対の読出しビット線が接続さ
れている。
〈発明が解決しようとする課題〉 このようなＦＩＦＯメモリ回路では、入力側に印加され
たデータが同じ順序で出力側に現れるが、僅かに遅延し
て出力列にデータが現れる所謂フォールスル遅延が生じ
る。このような従来の回路は、実際上高速かつ効果的に
使用されるが、メモリに書込まれたデータを出力列に供
給するためには全体の遅延時間を減少させることが望ま
しい。
［発明の構成］ 〈課題を解決するための手段及び作用〉本発明によれば
、メモリセルが適当な行ポインタ及び列ポインタによっ
てアクセスされる場合に、該メモリセルの書込みビット
線上のデータをその読出しビット線によって高速でアク
セスすることができる。
概略的に言えば、本発明によれば、ＰＩＦＯメモリ回路
内のデータの所謂フォールスル遅延を最小限にできる回
路が提供される。この回路は、データをメモリセルに伝
送するために該メモリセルに接続された書込みビット線
と、データを前記メモリセルから伝送するために該メモ
リセルに接続された読出しビット線と、前記書込みビッ
ト線によって送られるデータが前記メモリセルと無関係
に前記読出しビット線に伝送されるように、前記書込み
ビット線を前記メモリセルと無関係に前記読出しビット
線に選択的に接続する接続手段とを備える。
〈実施例〉 添付図面に於て、破線で示されるメモリセル１０はメモ
リ列の部分を構成する。
メモリセル１０は電圧供給端子１２と、電圧供給端子１
２に接続されたレジスタ１４と、レジスタ１４に接続さ
れたドレインを有するＮチャネルＭＯＳトランジスタ１
６とを備える。別のレジスタ１８及び該レジスタ１８に
接続されたトレインを有する別のＮチャネルＭＯＳトラ
ンジスタ２０が、電圧供給端子１２にレジスタ１４及び
トランジスタ１６と並列に接続されている。トランジス
タ１６．２０のソースは接地端子２に接続されている。
トランジスタ１６のドレインはトランジスタ２０のゲー
トに接続され、かつトランジスタ２０のドレインがトラ
ンジスタ１６のゲートに接続されている。
トランジスタ１６のドレインにはＮチャネルＭＯＳトラ
ンジスタ２４．２６のソースが接続され、かつトランジ
スタ２０のトレインにはＮチャネルＭＯＳトランジスタ
２８．３０のソースが接続されている。トランジスタ２
４のドレインは外部の書込みビット線３２に接続され、
トランジスタ２６のドレインには外部の読出しビット線
３４が接続されている。同様に、トランジスタ２８のド
レインが別の外部の書込みビット線３６に接続され、か
つトランジスタ３０のドレインが別の外部の読出しビッ
ト線３８に接続されている。トランジスタ２４．２８の
ゲートは外部の書込み列線４０に接続され、トランジス
タ２６．３０のゲートは外部の読出し列線４２に接続さ
れている。
書込み列線４０及び読出し列線４２の論理状態はＡＮＤ
ゲート４４に入力される。ＡＮＤゲート４４の出力信号
は、オン状態に於て書込みビット線３２と読出しビット
線３４とを接続させるＮチャネルＭＯＳトランジスタ５
０、及びオン状態に於て書込みビット線３６と読出しビ
ット線３８とを接続させるＮチャネルＭＯＳトランジス
タ５２の各ゲートに入力される。
データはデータ入力線５４からバッファ５６を介して書
込みビット線３２へ、及びインバータ５８を介して書込
みビット線３６に伝送される。従って、前記入力信号が
いかなる状態であっても、書込みビット線３２及び書込
みビット線３６は正負逆の値（例えばＤとＵ）を伝送す
る。例えば、入力信号として１がメモリセル１０に書込
まれるようにデータ入力線５４に供給されると、書込み
ビット線３２は高レベルの信号を搬送し、かつ書込みビ
ット線３６は低レベルの信号を搬送する。
書込み列線４０が励起されるとトランジスタ２４、２８
がオン状態となり、トランジスタ１６が高レベルとなっ
てトランジスタ２０のゲートをオン状態にし、かつトラ
ンジスタ２０のドレイン及びトランジスタ１６のゲート
が低レベルになり、それによってトランジスタ１６がオ
フ状態となり、かつトランジスタ２０がオン状態となる
。
データをメモリセル１０から読出す必要がある場合には
、読出し列線４２が励起されてトランジスタ２６．３０
がオン状態となり、かつメモリセル１０のデータが読出
しビット線３４．３８に引き出されてセンス増幅器６０
に印加され、出力線７４に伝送されて、該出力線から最
終的に出力が得られる。
本発明の実施例の回路に於ては、書込み列線４０及び読
出し列線４２が同時にアドレスされると、ＡＮＤゲート
４４からの信号が高レベルになる。
トランジスタ５０．５２がオン状態となり、書込みビッ
ト線３２と読出しビット線３４との間、及び書込みビッ
ト線３６と読出しビット線３８との間が直接伝送可能に
接続される。従って、この状態に於て、データが前述し
たようにメモリセル１０に書込まれる。しかしながら、
上述したように各線間が直接伝送可能に接続されている
ので、データが書込みビット線３２．３６からトランジ
スタ５０．５２を介して直接読出しビット線３４．３８
に伝送され、該データがトランジスタ２４．２８を介し
てメモリセル１０に書込まれ、かつトランジスタ２６．
３０を介して読出しビット線に送り返されるまで待つ必
要がなく、書込みビット線３２．３６によって供給され
るデータが従来よりも早く読出される。
また、本発明は上述の実施例に示されるようなＦＩＦＯ
メモリセルのみに限定されるものではなく、他のいかな
るデュアルポートメモリセルにも適用することができる
。
更に、本発明は、その技術的範囲内に於て本実施例に様
々な変形・変更を加えて実施することができることは言
うまでもない。
【図面の簡単な説明】
第１図は、本発明によるメモリセル回路の概略を示す回
路図である。 １０・・・メモリセル　　１２・・・電圧供給端子１４
・・・レジスタ １６９．・ＮチャネルＭＯＳトランジスタ１８・・・レ
ジスタ ２０・・・ＮチャネルＭＯＳトランジスタ２２・・・接
地端子 ２４．２６・・・ＮチャネルＭＯＳトランジスタ２８．
３０・・・ＮチャネルＭＯＳトランジスタ３２・・・書
込みビット線３４・・・読出しビット線３６・・・書込
みビット線３８・・・読出しビット線４０・・・書込み
列線　　４２・・・読出し列線４４・・・ＡＮＤゲート ５０．５２・・・ＮチャネルＭＯＳトランジスタ５４・
・・データ入力線　５６・・・バッファ５８・・・イン
バータ　　６０・・・センス増幅器７４・・・出力線 特許出願人　　モノリシック・メモリーズ・インコーホ
レイテッド

Claims (4)

    【特許請求の範囲】
  1. （１）データをメモリセルに伝送するために該メモリセ
    ルに接続された書込みビット線と、 データを前記メモリセルから伝送するために該メモリセ
    ルに接続された読出しビット線と、前記書込みビット線
    によって送られるデータが前記メモリセルと無関係に前
    記読出しビット線に伝送されるように、前記書込みビッ
    ト線を前記メモリセルと無関係に前記読出しビット線に
    選択的に接続する接続手段とを備えることを特徴とする
    メモリセル内のデータのフォールスル遅延を減少させる
    ためのメモリセル回路。
  2. （２）前記接続手段が、前記書込みビット線及び前記読
    出しビット線と機能的に連関するスイッチ手段からなる
    ことを特徴とする特許請求の範囲第１項に記載のメモリ
    セル回路。
  3. （３）前記スイッチ手段が、前記書込みビット線に接続
    されたドレインと前記読出しビット線に接続されたソー
    スとゲートとを備えるＭＯＳトランジスタからなり、前
    記ゲートに信号が印加されると前記ＭＯＳトランジスタ
    を介して前記書込みビット線と前記読出しビット線との
    間が選択的に伝送可能に接続されることを特徴とする特
    許請求の範囲第２項に記載のメモリセル回路。
  4. （４）前記読出しビット線にデータを受け取るためのセ
    ンス増幅器が接続されていることを特徴とする特許請求
    の範囲第３項に記載のメモリセル回路。
JP63071694A 1987-04-28 1988-03-25 メモリセル回路 Expired - Lifetime JP2700225B2 (ja)

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