JPH01154533A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路装置に関し、特にアナログ回路
とディジタル回路の混在したゲートアレイおよびマスタ
ースライス等の設計方式を採用した半導体集積回路装置
に関する。

〔従来の技術〕

従来、アナログ回路あるいはアナログ・ディジタル混在
回路においては、汎用のＡ／Ｄコンバータ、Ｄ／Ａコン
バータ、アナログスイッチ、コンパレータ、オペアンプ
等の単体アナログＩＣ，更には周辺のディジタル回路用
ＩＣを基板の上へ配列している。この様な状態では基板
上のＩＣの占める割合が非常に大きくなってしまうので
、装置のコスト低減および高信頼度化の目的のためには
、ディジタル回路のみをゲートアレイで構成し置き換え
たり、またはアナログ・ディジタル混在回路をフルカス
タム使用のＬＳＩに作り込むことにより、装置の小型化
および高信頼度化を実現している。

しかしながら、従来の構造ではフルカスタム設計のＬＳ
Ｉは非常に長い開発期間と高額の開発費とを必要として
おり、装置の短ライフサイクル化や専用設計によるＬＳ
Ｉの少量多品種化と言う最近の傾向の中では、上述した
ようなフルカスタムＬＳＩを適用することは困難である
。

このような状況から、アナログ・ディジタル混在回路を
短期間で且つ安価に開発できるゲートアレイ、マスター
スライスおよびスタンダードセル等の設計方式を用いた
カスタムＬＳＩ、あるいはセミカスタムＬＳＩが強く望
まれている。以下、ここではＣＭＯ９構造を有するゲー
トアレイ方式の半導体集積回路を例にとって説明する。

第２図は従来の一例を説明するためのゲートアレイ方式
の半導体集積回路のチップの概略平面図であり、また第
３図は第２図に示す半導体集積回路に用いられる基本セ
ルの概略平面図である。

第２図および第３図に示すように、かがるＩＣチップ１
は半導体基板（図示省略）に設けたＰ型拡散領域２２上
に多結晶シリコン層（ポリシリコン）でゲート電極２４
を形成してなるＰチャネルトランジスタ２０と同様に半
導体基板に設けたＮ型拡散領域２３上にポリシリコンで
ゲート電極を形成してなるＮチャネルトランジスタ２１
との対からなる基本セルを複数個ならべたセル列２を複
数行配列し、前記基本セルに供給する電源パッド１７か
らの電源の配線１６．接地パッド１つからの接地電位の
配線１８が全てのセルに共通に接続されるように構成さ
れている９このように構成されている拡散工程やポリシ
リコン成長等の下地工程を経過したチップ上に、前記基
本セルを一個または複数個用いて回路を形成したコンタ
クト工程ならびに配線工程のみのデータを有する機能ブ
ロック１５をセル列上に自動または手動により配置し、
これら機能ブロック１５間ならびに機能ブロック１５と
パッド３間での信号線を自動または手動による配線６に
て接続し半導体集積回路を形成している。

〔発明が解決しようとする問題点〕

上述した従来のゲートアレイあるいはマスタースライス
等の設計方式を採用した半導体集積回路においては、機
能ブロックがディジタル回路のみであったので全てのセ
ルの電源配線および接地配線等を共通に接続していたが
、このような半導体集積回路にアナログ回路をディジタ
ル回路と共に混在して搭載しようとした場合に、上述し
た従来例に示したごとく全てのセルおよびブロックが電
源配線および接地配線等の共通インピーダンスを持つこ
とになるという問題がある。このため、ディジタル回路
のみの場合は特性に全く影響を及ぼさなかった電源配線
や接地配線上の電位の変動がディジタル回路と混在搭載
したアナログ回路にも重畳されてしまい、これがアナロ
グ回路の特性には大きく影響してしまうという欠点があ
る。

本発明の目的は、アナログ回路およびディジタル回路を
混在して搭載した半導体集積回路において、ディジタル
系回路の雑音等がアナログ系回路に影響を及ぼさず、且
つ設計の標準化および自動化を実現しうる半導体集積回
路装置を提供することにある。

〔問題点を解決するための手段〕

本発明は半導体基板上にトランジスタ等よりなる基本セ
ルを規則的に配列しそれら基本セルを一個または複数個
用いて形成した機能ブロックを組み合わせて回路を形成
するゲートアレイおよびスタンダードセル等の設計方式
を採用した半導体集積回路装置において、前記機能ブロ
ックに対応する信号線情報に前記機能ブロックに使用さ
れる電源配線および接地配線の情報をも含めて構成され
る。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の一実施例を説明するための二二層以上
の配線構造を有する半導体集積回路装置の概略平面図で
ある。

第１図に示すように、本半導体集積回路はチップ１の上
に従来と同様の基本セルを複数個並べたセル列２を形成
し、このセル列２の上に基本セルを一個または複数個用
いたディジタル回路の機能ブロック４とアナログ回路の
機能ブロック５とをそれぞれ複数個づつ配置する。また
、それぞれの機能ブロック４および５間ならびに機能ブ
ロック４あるいは５とパッド３との間を配線６にて接続
している。

ここで、従来は前述の第２図で説明したように、各機能
ブロックの電源配線１６と接地配線１８とは全て共通と
なっていたが、本発明の実施例は各機能ブロック４およ
び５がそれぞれ当該ブロックの電源配線７，１１および
接地配線９゜１３の情報をも信号線情報として扱ってい
る。すなわち、各ブロック開の電源配線は各機能ブロッ
ク群の各信号線の接続情報に基づいて配線されるため、
接続情報にてディジタル回路の機能ブロック４に属する
電源配線７相互と、接地配線９相互とを接続するように
しておき、一方、アナログ回路の機能ブロック５に属す
る電源配線１１相互と、接地配線１３相互とを接続する
ようにし、且つディジタル回路の機能ブロック４の電源
配線および接地配線９とはつながらないように記述して
おけば、ディジタル回路の機能ブロック４群の電源配線
は全てディジタル回路用電源配線７を介してディジタル
系電源パッド８に接続され、しかも接地配線は全てディ
ジタル回路用接地配線９を介してディジタル系接地パッ
ド１０に接続される。

一方、アナログ回路の機能ブロック５群の電源配線は全
てアナログ回路用電源配線１１を介してアナログ系電源
パッド１２に接続され、接地配線は全てアナログ回路用
接地配線１３を介してアナログ系接地パッド１４に接続
される。従って、このような電源配線、接地配線ともデ
ィジタル回路およびアナログ回路で分離することにより
、回路設計の自動化および標準化が容易に行える。

また、上述のとおり、ディジタル回路とアナログ回路と
に供給されるそれぞれの電源ならびに接地電位は共に完
全に分離されているため、ディジタル回路が動作するた
めに発生する各種雑音がアナログ系回路の電源配線１１
および接地配線１３に重畳されて来てもアナログ回路側
には全く影響を及ぼさず、アナログ回路は安定に動作す
ることができる。

〔発明の効果〕

以上説明したように、本発明はゲートアレイおよびマス
タースライス等の半導体集積回路装置において、回路を
構成する各機能ブロックそれぞれに電源配線および接地
配線の情報をも信号線情報としてとり込み、回路接続情
報を作成する際にアナログ回路はアナログ回路間で電源
配線と接地配線とをそれぞれ接続し、且つディジタル回
路はディジタル回路間で電源配線と接地配線とをそれぞ
れ接続することにより、これら機能ブロックを自動で配
置、配線する場合においてもディジタル系の雑音がアナ
ログ系に重畳して来ないという効果がある。

また、このためアナログ・ディジタル混在回路のゲート
アレイおよびマスタースライス等の設計方式を採用した
半導体集積回路装置の設計の標準化および自動化を図る
ことができるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を説明するための半導体集積
回路装置の概略平面図、第２図は従来の一例を説明する
ための半導体集積回路装置の概略平面図、第３図は第２
図に示す半導体集積回路に用いられる基本セルの概略平
面図である。 １・・・チップ、２・・・セル列、３・・・パッド、４
・・・ディジタル回路の機能ブロック、５・・・アナロ
グ回路の機能ブロック、６・・・配線、７・・・ディジ
タル回路用電源配線、８・・・ディジタル系電源パッド
、９・・・ディジタル回路用接地配線、１０・・・ディ
ジタル系接地パッド、１１・・・アナログ回路用電源配
線、１２・・・アナログ系電源パッド、１３・・・アナ
ログ回路用接地配線、１４・・・アナログ系接地パッド
。

Claims (1)

【特許請求の範囲】
1. 　半導体基板上にトランジスタ等よりなる基本セルを規
   則的に配列しそれら基本セルを一個または複数個用いて
   形成した機能ブロックを組み合わせて回路を形成するう
   ゲートアレイおよびマスタースライス等の設計方式を採
   用した半導体集積回路装置において、前記機能ブロック
   に対応する信号線情報に前記機能ブロックに使用される
   電源配線および接地配線の情報をも含めたことを特徴と
   する半導体集積回路装置。