JPH0382140A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、論理ゲートと給電セルとを備えた半導体集積
回路装置に関し、特に、半導体チップのデッドスペース
を削減したレイアウトにて高集積化を図るようにした半
導体集積回路装置に関する。

［従来の技術］ 通常、トランジスタを多数配した半導体集積回路装置に
おいては、半導体本体の複数の箇所に所定電位を供給す
るための給電セルを配し、半導体の基板と当該基板内に
形成されるウェルとの電気的な分離を行ない、もって当
該ウェルに形成されるトランジスタの機能の安定化を図
っている。

一方、論理ゲートを備えた半導体集積回路装置において
は、その製造過程で論理ゲートに欠陥が発生した場合に
備え、当該欠陥の生じた論理ゲートの機能を代行すべく
所謂論理デバッグ用ダミーゲート（ダミー論理ゲート）
を正規の論理ゲートの数に対し所定の比率で配し、論理
ゲートの欠陥発生時の論理修正を容易にし、半導体集積
回路装置の歩留りを上げている。

ここで、第５図に従来より行なわれていた半導体集積回
路装置に於ける給電セルと論理デバッグ用ダミーゲート
のレイアウトの一例を示す。同図に示すように例えば１
ｍ角のチップに１０００個の論理ゲートを配した半導体
集積回路装置に於いては、１０段のセル列が設けられ、
１００μｍ間隔で１セル列当り１０個の給電セル２０が
配される。そして、このような規模の半導体集積回路装
置では、１０００個の論理ゲートに対して約３０個の割
合で論理デバッグ用ダミーゲート３０を配し、製造過程
途中で生じ得る論理ゲートの欠陥に対して充分な論理修
正を行なうようにしている。

［発明が解決しようとする課題］ ところで近年の半導体装置の製造分野では、論理集積回
路の高機能化のための高集積化が要求され、これによる
半導体チップサイズの縮小５さらにはチップサイズの縮
小による半導体集積回路装置の原価の低減が望まれてい
る。しかるに第５図に示すような、給電セルのみならず
、論理ゲートの異常時に備えて論理デバッグ用ダミーゲ
ートをも配した半導体集積回路装置に於いては、上記給
電セルとダミーゲートとをそれぞれ別個の領域に形成し
ていたため、必然的にチップのデッドスペースが増える
構造となり、上記高集積化の要請に応えられなかった。

本発明はかかる事情に鑑みてなされたもので、論理ゲー
トに欠陥が生じた場合であっても充分に論理修正のでき
る半導体集積回路装置をこれらの機能を維持したままコ
ンパクトに形成して高集積化を図り、もって半導体チッ
プのサイズを縮小することを可能にした半導体集積回路
装置を提供することをその主たる目的とする。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。

［課題を解決するための手段］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

本発明の半導体集積回路装置は、論理ゲートと給電セル
とを備えるにあたり、上記給電セルに論理ゲートを内蔵
させたものである。

［作用］ 上記論理ゲートを内蔵した給電セルを備えた半導体集積
回路装置に於いては、当該給電セルに内蔵された論理ゲ
ートを例えば論理デバッグ用ダミーゲートとして用いる
ことによって従来給電セルにしか用いていなかった領域
の一部又は全部を論理ゲートの領域として共有すること
ができ、半導体チップのデッドスペースを減らすことが
できる。

［実施例］ 以下、本発明の半導体集積回路装置の実施例を図面を参
照して説明する。

第１図は本発明に係る論理デバッグ用ダミーゲートを内
蔵した給電セル（以下単に「ダミーゲート付き給電セル
」という〉の構成を示す平面図である。

このダミーゲート付き給電セル１００は、第１のアルミ
配線１、第２のアルミ配線２、第３のアルミ配ｌ１Ａ３
、第１のポリシリコンゲート４、第２のポリシリコンゲ
ート５、第３のポリシリコンゲート６、Ｐ拡散層７、Ｎ
拡散層８．ウェル給電コンタクト９及び基板給電コンタ
クト１０を主な構成要素としている。

即ち、このダミーゲート付き給電セル１００は、ウェル
給電コンタクト９、基板給電コンタクトｌＯによってウ
ェルおよび基板に所望の電位を付加する給電セルを形成
し、一方で第１〜第３のアルミ配線１〜３、第１〜第３
のポリシリコンゲート４〜６、Ｐ拡散層７及びＮ拡散層
８により４つのＭＯＳトランジスタ（Ｔｒユ〜や）を形
成する。これら４つのトランジスタは共働して論理ゲー
ト（２入力ＮＡＮＤ回路）を構成し、他の論理ゲート（
図示省略）の異常時のバックアップ用論理ゲートとして
作用する。

具体的には、第１図中、領域Ｉに第１のＰチャネル型ト
ランジスタＴｒ１が、領域■に第２のＰチャネル型トラ
ンジスタＴｒ、がそれぞれ形成されている。一方、領域
■及び■にはそれぞれ第１及び第２のＮチャネル型トラ
ンジスタＴｒ、、Ｔｒ４が形成されており、該４つのト
ランジスタＴｒ工〜。の組み合わせにより、ダミーゲー
ト付き給電セル１００内に１つの２入力ＮＡＮＤ回路が
構成される。ここで図中ａ　”　ｈはコンタクトホール
を示す。

第２図は第１図のダミーゲート付き給電セルの回路構成
のうち、特に論理デパック用ダミーゲートとしてのＮＡ
ＮＤ回路部分の構成を示す等価回路である。図中Ａ、Ｂ
はダミーゲート入力端子を示し、Ｃダミーゲート出力端
子を示す。

上記構成のダミーゲート付き給電セルは、実質的には論
理デバッグ用ダミーゲートのデッドスペース内に給電セ
ルを配した構成となっているので、高集積化ひいてはチ
ップサイズの小型化が図れる。

例えば、第４図（ａ）に示すように、給電セル１個、論
理デバッグ用ダミーゲート１個を別個に設けた場合に必
要だった面積（１＋２／３ゲ一ト面積）が本実施例のダ
ミーゲート付き給電セルを適用することにより１ゲ一ト
面積だけで足りるようになる。

ついでながら、第１図に示すダミーゲート付き給電セル
では、２入力ＮＡＮＤ回路のＰチャネル型トランジスタ
Ｔｒ□、Ｔｒ、の拡散層７への電圧印加（例えば５Ｖ）
を行なうアルミ配線１の途中部分をウェルにコンタクト
させて給電を行なうことができ、一方、Ｎチャネル型ト
ランジスタＴｒ、、Ｔｒ４の拡散Ｎ８への電圧印加（例
えばＯＶ）を行なうアルミ配線３の途中部分を基板にコ
ンタクトさせて給電を行なうことができるので、それぞ
れの拡散層７，８と電気的に接続されているアルミ配線
１，３下（デッドスペース）にウェル給電コンタクト９
、基板給電コンタクト１ｏをそれぞれ形成させることが
可能となる。

ここで、１＋＋ａ角の１０００ゲート規模の集積回路装
置に実際に本発明に係るダミーゲート付き給電セルを適
用した場合の効果を具体的に説明する。

今仮に、従来の給電セルの配置に要する面積Ｓ２と１つ
の論理デバッグ用ダミーゲートの配置に要する面積Ｓ１
との比が略Ｓ１：８２＝２：３である場合を考える（尚
、本発明のダミーゲート付き給電セルの配置に要する面
積Ｓ、は従来の論理デバッグ用ダミーゲートに要する面
積ｓ１と等しいものとする）。

１＋ｗ＋角の１０００ゲート規模の集積回路装置では、
給電セルは通常縦、横１００μｍ間隔毎に配され、計約
１００個必要となる。一方、かかる規模の集積回路装置
を論理集積回路として用いる際、論理修正に必要な論理
デバッグ用ダミーゲートは前述したように約３０個であ
る。

このため、第５図にて示される従来システムでは、論理
デバッグ用ダミーゲートの大きさＳ工を基準（１ゲ一ト
面積）として考えた場合０従来の給電セルの配置に必要
な面積は、１００ＸＳ、＝１００Ｘ−８１ ・・・・約６７ゲート面積 ０論理デバツグ用ダミーゲートの配置に必要な面積は、
　　　　　　　　・・・・約３０ゲート面積従って１つ
の半導体チップに給電セルと論理デバッグ用ダミーゲー
トの機能を持たせるためには。

合計約９７ゲート面積が必要である。

これに対し、本発明に係るダミーゲート付き給電セルを
、上記１０００ゲート規模の集積回路装置に適用すると
、約１００個の給電セルのうち約３０個を上記論理デバ
ッグ用ダミーゲートとし。

残り約７０個を従来の給電セルとすれば良い。従って。

０従来の給電セルの配置に必要な面積は、７０　Ｘ　Ｓ
３＝　７０　Ｘ−８１ ・・・・約４７ゲート面積 ０論理デバツグ用ダミーゲートの配置に必要な面積は、
　　　　　　　　・・・・約３０ゲート面積従って工つ
の半導体チップに給電セルと論理デバッグ用ダミーゲー
トの機能を持たせるためには合計約７７ゲート面積で済
むことになる。

以上のことから判るように１０００ゲート規模程度の集
積回路装置に本発明に係るダミーゲート付き給電セルを
適用すると約２０ゲート面積、即ちダミーゲート付き給
電セルを２０個配字ることができる面積を削減すること
が可能となる。

尚、本発明に係るダミーゲート付き給電セルの適用によ
り削減されるチップ面積は、集積回路装置の規模（ゲー
ト数）に比例して大きくなるため。

高集積回路装置になればなるほどその効果は大きくなる
。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが１本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。

［発明の効果コ 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。

すなわち、本発明の半導体集積回路装置によれ。

ば、論理ゲートと給電セルとを備えるに際し、給電セル
に論理ゲートを内蔵させるようにしたので、給電セルの
デッドスペースを有効利用することによって、高集積化
によるチップサイズの減少を図ることができ、半導体集
積回路装置の原価低減が達成される。

【図面の簡単な説明】

第１図は本発明に係る論理デバッグ用ダミーゲートを内
蔵した給電セルの構成を示す平面図。 第２図は第１図の給電セルに内蔵されたダミーゲートの
回路構成を示す回路図。 第３図は本発明が適用された半導体集積回路袋−トを内
蔵した給電セルと、従来の給電セル及び従来のダミーゲ
ートとの大小関係を説明する説明図、 第５図は給電セルとダミーゲートとを別途備えた従来の
半導体集積回路装置のレイアウトブロック図である。 ９・・・・ウェル給電コンタクト、１０・・・・基板給
電コンタクト、２０・・・・給電セル、３０・・・・論
理デバッグ用ダミーゲート、１００・・・・ダミーゲー
ト付き給電セル、Ａ、Ｂ・・・・ダミーゲート入力端子
、Ｃ・・・・ダミーゲート出力端子、Ｔｒｌ、Ｔｒ２・
・・・Ｐチャネル型トランジスタ、Ｔｒ、、Ｔｒ４・・
・・Ｎチャネル型トランジスタ。 （ａ） 第３ 第 図 図 （ｂ） 第 図

Claims (1)

1. 【特許請求の範囲】 １、論理ゲートと給電セルとを備えた半導体集積回路装
   置において、上記給電セルに論理ゲートを内蔵したこと
   を特徴とする半導体集積回路装置。 ２、上記給電セルに内蔵された論理ゲートは、他の論理
   ゲートの異常時にのみ用いられるダミー論理ゲートであ
   ることを特徴とする請求項１記載の半導体集積回路装置
   。 ３、上記給電セルに内蔵される論理ゲートは２入力ＮＡ
   Ｎ回路であることを特徴とする請求項１又は２に記載の
   半導体集積回路装置。