JPH01157523A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH01157523A JPH01157523A JP31581287A JP31581287A JPH01157523A JP H01157523 A JPH01157523 A JP H01157523A JP 31581287 A JP31581287 A JP 31581287A JP 31581287 A JP31581287 A JP 31581287A JP H01157523 A JPH01157523 A JP H01157523A
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- Japan
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- silicide
- substrate
- insulating film
- titanium
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は、半導体装置の製造方法に関し、特にコンタク
トの形成方法に関する。
トの形成方法に関する。
（従来の技術）
従来、第４図に示すように、シリコン基板１と酸化膜２
上の多結晶シリコン層３とをコンタクト部で接続する方
法として、酸化膜２及び多結晶シリコン層３にコンタク
トホールを開孔した後、１１１び多結晶シリコン層４を
形成しく同図（ａ））、その後リン雰囲気中て熱処理す
ることにより、多結晶シリコン層４の抵抗を下げて基板
１と多結晶ンリコン層３間のコンタクＩ・を形成する方
法がある（同図（ｂ））。
上の多結晶シリコン層３とをコンタクト部で接続する方
法として、酸化膜２及び多結晶シリコン層３にコンタク
トホールを開孔した後、１１１び多結晶シリコン層４を
形成しく同図（ａ））、その後リン雰囲気中て熱処理す
ることにより、多結晶シリコン層４の抵抗を下げて基板
１と多結晶ンリコン層３間のコンタクＩ・を形成する方
法がある（同図（ｂ））。
（発明が解決しようとする問題点）
上記した従来技術においては、コンタクト部の−つ
− 抵抗は、多結晶シリコン層４の形成後に行うリン拡散の
条件に依存する。すなわち、リン拡散が高温、長時間で
ある程多結晶シリコン層４へのリンのドープ■は多くな
り抵抗が低くなる。したがって、低抵抗で良好なコンタ
クト部を形成するためには、高温、長時間のリン拡散が
望ましいが、第５図に示すようにリン拡散による低抵抗
化には限界がある。また、高温、長時間の条件下では、
第４図（ｂ）に示すように同時に多結晶シリコン層４と
接触している基板１にもリンがドープされやすくなり、
この基板１内のリン拡散領域５はリンの拡散係数が大き
いために後の熱処理によって容品に拡大し、素子の縮小
化を妨げる結果となる。
− 抵抗は、多結晶シリコン層４の形成後に行うリン拡散の
条件に依存する。すなわち、リン拡散が高温、長時間で
ある程多結晶シリコン層４へのリンのドープ■は多くな
り抵抗が低くなる。したがって、低抵抗で良好なコンタ
クト部を形成するためには、高温、長時間のリン拡散が
望ましいが、第５図に示すようにリン拡散による低抵抗
化には限界がある。また、高温、長時間の条件下では、
第４図（ｂ）に示すように同時に多結晶シリコン層４と
接触している基板１にもリンがドープされやすくなり、
この基板１内のリン拡散領域５はリンの拡散係数が大き
いために後の熱処理によって容品に拡大し、素子の縮小
化を妨げる結果となる。
本発明は、コンタクト部の低抵抗化をより簡単なプロセ
スによって達成でき、かつ上記のような問題も生じない
半導体装置の製造方法を提供することを目ｒ白とする。
スによって達成でき、かつ上記のような問題も生じない
半導体装置の製造方法を提供することを目ｒ白とする。
（問題点を解決するための手段）
本発明は、半導体基板表面に絶縁膜を形成しこの絶縁膜
表面に導体層を形成する工程と、前記導体層および絶縁
膜にコンタクトホールを開孔し、前記基板を露出させる
工程と、前記導体層の表面と前記コンタクトホールの底
面たる前記露出させた基板の表面とコンタクトホールの
内周面たる前記絶縁膜の側壁部とに高融点金属層を形成
する工程と、熱処理を行なうことにより、前記露出させ
た基板表面と前記導体層表面の高融点金属層をシリサイ
ド化すると共にこれら基板表面と導体層表面の両シリサ
イド層から前記絶縁膜側壁部の高融点金属層へ前記シリ
サイド層を成長させて前記両シリサイド層を接続する工
程とを有する半導体装置の製造方法を提供するものであ
る。
表面に導体層を形成する工程と、前記導体層および絶縁
膜にコンタクトホールを開孔し、前記基板を露出させる
工程と、前記導体層の表面と前記コンタクトホールの底
面たる前記露出させた基板の表面とコンタクトホールの
内周面たる前記絶縁膜の側壁部とに高融点金属層を形成
する工程と、熱処理を行なうことにより、前記露出させ
た基板表面と前記導体層表面の高融点金属層をシリサイ
ド化すると共にこれら基板表面と導体層表面の両シリサ
イド層から前記絶縁膜側壁部の高融点金属層へ前記シリ
サイド層を成長させて前記両シリサイド層を接続する工
程とを有する半導体装置の製造方法を提供するものであ
る。
（作 用）
本発明は特定の高融点金属（例えばチタンＴｉ）をシリ
サイド化するときの以下の性質を利用したものである。
サイド化するときの以下の性質を利用したものである。
即ち、例えば第２図（ａ）に示すようにシリコン（Ｓｉ
）と二酸化シリコン（Ｓ Ｉ Ｏ２）の連続した基板上
にチタン（Ｔｉ）層を形成し、熱処理によってチタンシ
リサイド（Ｔ ｉ Ｓ １□）層を形成する場合、他の
多くの高融点金属ではシリコン（Ｓｉ）上の高融点金属
のみがシリサイド化されるのに対し、チタンの場合は二
酸化シリコン（Ｓ ｉ０２ ）上のチタン層へもチタン
シリサイド層が成長する（その長さをして示す）。この
性質をコンタクト部に適用したのが本発明である。即ち
、第２図（ｂ）に示すように、シリコン（Ｓｉ）基板上
に酸化膜（Ｓ ｔ Ｏ２）と導体層（例えば多結晶シリ
コン（Ｓｉ）層）とを形成し、コンタクトホールを開孔
してシリコン基板を露出させた後、全面に例えばチタン
の層を形成し、これを熱処理によりシリサイド （ＴｉＳｉ２）化する。すると、導体多結晶（Ｓｉ）層
及びシリコン（Ｓｉ）基板上にシリサイド（Ｔ ｉＳ
ｌ ２ ）層が形成されると共に、この両シリサイド層
から絶縁膜（Ｓ １０２ ）の側壁部のチタン層にシリ
サイド層が成長して、最終的には第２図（ｂ）のように
シリサイド（Ｔ ｉＳ １２ ）層が接続する。このよ
うにして、高融点金属シリサイドによりコンタクト部が
形成されるので、コンタクト部は非常に低抵抗であると
共に、不純物ドープを用いていないので基板内に不必要
に広がった不純物拡散領域が形成されることがない。
）と二酸化シリコン（Ｓ Ｉ Ｏ２）の連続した基板上
にチタン（Ｔｉ）層を形成し、熱処理によってチタンシ
リサイド（Ｔ ｉ Ｓ １□）層を形成する場合、他の
多くの高融点金属ではシリコン（Ｓｉ）上の高融点金属
のみがシリサイド化されるのに対し、チタンの場合は二
酸化シリコン（Ｓ ｉ０２ ）上のチタン層へもチタン
シリサイド層が成長する（その長さをして示す）。この
性質をコンタクト部に適用したのが本発明である。即ち
、第２図（ｂ）に示すように、シリコン（Ｓｉ）基板上
に酸化膜（Ｓ ｔ Ｏ２）と導体層（例えば多結晶シリ
コン（Ｓｉ）層）とを形成し、コンタクトホールを開孔
してシリコン基板を露出させた後、全面に例えばチタン
の層を形成し、これを熱処理によりシリサイド （ＴｉＳｉ２）化する。すると、導体多結晶（Ｓｉ）層
及びシリコン（Ｓｉ）基板上にシリサイド（Ｔ ｉＳ
ｌ ２ ）層が形成されると共に、この両シリサイド層
から絶縁膜（Ｓ １０２ ）の側壁部のチタン層にシリ
サイド層が成長して、最終的には第２図（ｂ）のように
シリサイド（Ｔ ｉＳ １２ ）層が接続する。このよ
うにして、高融点金属シリサイドによりコンタクト部が
形成されるので、コンタクト部は非常に低抵抗であると
共に、不純物ドープを用いていないので基板内に不必要
に広がった不純物拡散領域が形成されることがない。
（実施例）
以下、実施例により説明する。
第１図（ａ）〜（ｃ）は本発明の一実施例の製造工程を
示す断面図である。
示す断面図である。
まずシリコン基板１１上に約８０００への酸化膜（Ｓ
ｉ０２ ）を常圧ＣＶＤ法により形成した後、約２００
０への多結晶シリコン層１３を減圧ＣＶＤ法により形成
する。この後、通常のフォトリソグラフィ技術を用いて
、上記多結晶シリコン層１３及び酸化膜１２にコンタク
トホールを開孔する。この後、スパッタ法によりチタン
（Ｔｉ）層１４を全面に形成する（同図（ａ））。この
後、約８００℃のＮ２ガス雰囲気で熱処理すると、上記
多結晶シリコン層１３上及びコンタクトホールの底面た
るシリコン基板１１上のチタン層１４がシリコンと反応
してチタンシリサイド （ＴｉＳｉ２）層１５に変化する。このとき、コンタク
トホールの内周面たる酸化膜１２側壁部のチタン層１４
内へ、多結品シリコン層１３上とＳｉ基板１１」−の両
方のチタンシリサイド層１５が成長しく同図（ｂ））、
両シリサイド層１５は最終的に接続する（同図（Ｃ））
。この酸化膜１２側壁部上へ成長するチタンシリサイド
層１５の長さしは熱処理の温度、時間に依存するが、両
シリサイド層１５が接続するためには、酸化Ｗｌ！、］
２の厚みが約８０００人の場合は第３図から分るように
８００℃、６０秒のランプアニールて充分である。
ｉ０２ ）を常圧ＣＶＤ法により形成した後、約２００
０への多結晶シリコン層１３を減圧ＣＶＤ法により形成
する。この後、通常のフォトリソグラフィ技術を用いて
、上記多結晶シリコン層１３及び酸化膜１２にコンタク
トホールを開孔する。この後、スパッタ法によりチタン
（Ｔｉ）層１４を全面に形成する（同図（ａ））。この
後、約８００℃のＮ２ガス雰囲気で熱処理すると、上記
多結晶シリコン層１３上及びコンタクトホールの底面た
るシリコン基板１１上のチタン層１４がシリコンと反応
してチタンシリサイド （ＴｉＳｉ２）層１５に変化する。このとき、コンタク
トホールの内周面たる酸化膜１２側壁部のチタン層１４
内へ、多結品シリコン層１３上とＳｉ基板１１」−の両
方のチタンシリサイド層１５が成長しく同図（ｂ））、
両シリサイド層１５は最終的に接続する（同図（Ｃ））
。この酸化膜１２側壁部上へ成長するチタンシリサイド
層１５の長さしは熱処理の温度、時間に依存するが、両
シリサイド層１５が接続するためには、酸化Ｗｌ！、］
２の厚みが約８０００人の場合は第３図から分るように
８００℃、６０秒のランプアニールて充分である。
従来法のようにリンドープした多結晶シリコンにより基
板とのコンタクトを形成する場合は、例えば９５０’Ｃ
，６０分のリン拡散を行ってもコンタクト抵抗Ｒｃは約
１５０Ωまてしか低下しない。
板とのコンタクトを形成する場合は、例えば９５０’Ｃ
，６０分のリン拡散を行ってもコンタクト抵抗Ｒｃは約
１５０Ωまてしか低下しない。
また、この方法ではコンタクトホール底部のシリコン甚
板上にわずかな酸化膜（コンタクトホールを形成してか
ら多結晶シリコンを形成する前に形成される自然酸化膜
などで厚さは約５０人）か存在していると、コンタクト
抵抗Ｒｃは急激に大きくなり、コンタクトがとれなくな
る。これに対して本実施例による場ごは、コンタクト抵
抗Ｒｃは約５Ωとなり、また、上記自然酸化１１％か約
２００への卸みまて存在していてもコンタクトをとるこ
とができる。
板上にわずかな酸化膜（コンタクトホールを形成してか
ら多結晶シリコンを形成する前に形成される自然酸化膜
などで厚さは約５０人）か存在していると、コンタクト
抵抗Ｒｃは急激に大きくなり、コンタクトがとれなくな
る。これに対して本実施例による場ごは、コンタクト抵
抗Ｒｃは約５Ωとなり、また、上記自然酸化１１％か約
２００への卸みまて存在していてもコンタクトをとるこ
とができる。
以上説明したように、本発明によれば、品用１点金属の
シリサイドによりコンタクト部が形成されるのてコンタ
クト部は非常に低抵抗になると共に、不純物ドープを用
いていないので不必要に広がった不純物拡散領域力砧（
板内に形成されることはなく、素工の縮小化に寄Ｉｓで
きる。
シリサイドによりコンタクト部が形成されるのてコンタ
クト部は非常に低抵抗になると共に、不純物ドープを用
いていないので不必要に広がった不純物拡散領域力砧（
板内に形成されることはなく、素工の縮小化に寄Ｉｓで
きる。
第１図は本発明の一実施例の製造」二程を示す断面図、
第２図は高融点金属シリサイドの成長を説明する断面図
、第３図は成長するチタンシリサイ［・層の長さとアニ
ール１１７間との関係を示す図、第４図は従来方法の製
造工程を示す断面図、第５図はリン拡散多結晶シリコン
層のシート抵抗と拡散時間との関係を示す図である。 １１・・・シリコン基板、１２・酸化膜、］３・・多結
晶シリコン層、１４・・・チタン層、１５・・チタンシ
リサイド層。 出願人代理人 佐 藤 −雄 ・’＞−’−！司 ？
第２図は高融点金属シリサイドの成長を説明する断面図
、第３図は成長するチタンシリサイ［・層の長さとアニ
ール１１７間との関係を示す図、第４図は従来方法の製
造工程を示す断面図、第５図はリン拡散多結晶シリコン
層のシート抵抗と拡散時間との関係を示す図である。 １１・・・シリコン基板、１２・酸化膜、］３・・多結
晶シリコン層、１４・・・チタン層、１５・・チタンシ
リサイド層。 出願人代理人 佐 藤 −雄 ・’＞−’−！司 ？
Claims (1)
- 【特許請求の範囲】 １、半導体基板表面に絶縁膜を形成しこの絶縁膜表面に
導体層を形成する工程と、前記導体層および絶縁膜にコ
ンタクトホールを開孔して前記基板を露出させる工程と
、前記導体層の表面と前記コンタクトホールの底面たる
前記露出させた基板の表面とコンタクトホールの内周面
たる前記絶縁膜の側壁部とに高融点金属層を形成する工
程と、熱処理を行なうことにより、前記露出させた基板
表面と前記導体層表面の高融点金属層をシリサイド化す
ると共に、これら基板表面と導体層表面の両シリサイド
層から前記絶縁膜側壁部の高融点金属層へ前記シリサイ
ド層を成長させて前記両シリサイド層を接続する工程と
を有する半導体装置の製造方法。 ２、前記高融点金属がチタンである特許請求の範囲第１
項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31581287A JPH01157523A (ja) | 1987-12-14 | 1987-12-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31581287A JPH01157523A (ja) | 1987-12-14 | 1987-12-14 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01157523A true JPH01157523A (ja) | 1989-06-20 |
Family
ID=18069849
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31581287A Pending JPH01157523A (ja) | 1987-12-14 | 1987-12-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01157523A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5241207A (en) * | 1991-05-10 | 1993-08-31 | Kabushiki Kaisha Toshiba | Semiconductor device having an interconnected film with tapered edge |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61276373A (ja) * | 1985-05-31 | 1986-12-06 | Nippon Texas Instr Kk | 半導体装置の製造工程 |
-
1987
- 1987-12-14 JP JP31581287A patent/JPH01157523A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61276373A (ja) * | 1985-05-31 | 1986-12-06 | Nippon Texas Instr Kk | 半導体装置の製造工程 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5241207A (en) * | 1991-05-10 | 1993-08-31 | Kabushiki Kaisha Toshiba | Semiconductor device having an interconnected film with tapered edge |
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