JPH0116019B2 - - Google Patents
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- Publication number
- JPH0116019B2 JPH0116019B2 JP56026964A JP2696481A JPH0116019B2 JP H0116019 B2 JPH0116019 B2 JP H0116019B2 JP 56026964 A JP56026964 A JP 56026964A JP 2696481 A JP2696481 A JP 2696481A JP H0116019 B2 JPH0116019 B2 JP H0116019B2
- Authority
- JP
- Japan
- Prior art keywords
- current amplification
- amplification rate
- heat treatment
- transistor
- diffusion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D48/00—Individual devices not covered by groups H10D1/00 - H10D44/00
- H10D48/30—Devices controlled by electric currents or voltages
- H10D48/32—Devices controlled by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H10D48/34—Bipolar devices
- H10D48/345—Bipolar transistors having ohmic electrodes on emitter-like, base-like, and collector-like regions
Landscapes
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】
本発明は、高い電流増巾率の得られるラテラル
型トランジスタの製造方法に関するものである。
型トランジスタの製造方法に関するものである。
従来のラテラル型トランジスタのウエーハ前処
理製造方法を、基板にＮ型シリコンを用いたラテ
ラル型PNPトランジスタの例で第１図に示す。
同第１図に於てＡは酸化、Ｂはホトリソ、Ｃは拡
散、Ｄはコンタクト孔のホトリソ、Ｅは電極の各
工程を示す断面図である。まずＡの酸化工程でＮ
型シリコン基板１を熱酸化し、酸化膜２を形成す
る。次にＢのホトリソ工程で、エミツタ層コレク
タ層を形成する拡散用の２つの窓３Ｅ，３Ｃをあ
ける。通常このエミツタ・コレクタ層の間隔WB
はコレクタ・エミツタ間の耐圧を上げるため、い
わゆる空乏層のパンチスルー現象が起きない程度
広げられる。次にＣの拡散工程で例えばボロンな
どの不純物熱拡散によつて、Ｎ型シリコン基板に
拡散し、Ｐ型拡散層４を形成する。このとき通常
酸素雰囲気中で熱拡散を行うため拡散用窓３は消
滅する。次にＤのホトリソ工程により、トランジ
スタのコレクタ、ベース・エミツタ層用のコンタ
クト孔５Ｃ，５Ｅを形成する。コレクタ・エミツ
タ層用コンタクト孔５Ｃ，５Ｅは、Ｐ型拡散層４
のそれぞれの表面に、ベース層用コンタクト孔５
ＢはＮ型シリコン基板１の表面に形成する。最後
にＥの電極工程により例えばAlを蒸着しホトリ
ソによりコレクタ・ベース・エミツタ用電極配線
６Ｃ，６Ｂ，６Ｅを形成する。
理製造方法を、基板にＮ型シリコンを用いたラテ
ラル型PNPトランジスタの例で第１図に示す。
同第１図に於てＡは酸化、Ｂはホトリソ、Ｃは拡
散、Ｄはコンタクト孔のホトリソ、Ｅは電極の各
工程を示す断面図である。まずＡの酸化工程でＮ
型シリコン基板１を熱酸化し、酸化膜２を形成す
る。次にＢのホトリソ工程で、エミツタ層コレク
タ層を形成する拡散用の２つの窓３Ｅ，３Ｃをあ
ける。通常このエミツタ・コレクタ層の間隔WB
はコレクタ・エミツタ間の耐圧を上げるため、い
わゆる空乏層のパンチスルー現象が起きない程度
広げられる。次にＣの拡散工程で例えばボロンな
どの不純物熱拡散によつて、Ｎ型シリコン基板に
拡散し、Ｐ型拡散層４を形成する。このとき通常
酸素雰囲気中で熱拡散を行うため拡散用窓３は消
滅する。次にＤのホトリソ工程により、トランジ
スタのコレクタ、ベース・エミツタ層用のコンタ
クト孔５Ｃ，５Ｅを形成する。コレクタ・エミツ
タ層用コンタクト孔５Ｃ，５Ｅは、Ｐ型拡散層４
のそれぞれの表面に、ベース層用コンタクト孔５
ＢはＮ型シリコン基板１の表面に形成する。最後
にＥの電極工程により例えばAlを蒸着しホトリ
ソによりコレクタ・ベース・エミツタ用電極配線
６Ｃ，６Ｂ，６Ｅを形成する。
以上が、従来のラテラル型トランジスタのウエ
ーハ前処理工程であるが、Ａ酸化工程Ｃの拡散工
程により通常1000℃以上の高温熱処理が有るた
め、ラテラル型トランジスタのベース層を形成す
るＮ型シリコン基板上の表面部に歪等が発生し少
数キヤリアのライフタイムの減少を招きトランジ
スタの電流増巾率の低下およびバラツキにより製
造再現性が得られなかつた。
ーハ前処理工程であるが、Ａ酸化工程Ｃの拡散工
程により通常1000℃以上の高温熱処理が有るた
め、ラテラル型トランジスタのベース層を形成す
るＮ型シリコン基板上の表面部に歪等が発生し少
数キヤリアのライフタイムの減少を招きトランジ
スタの電流増巾率の低下およびバラツキにより製
造再現性が得られなかつた。
特に500V以上の耐圧を必要とする高耐圧ラテ
ラル型トランジスタでは、Ｎ型シリコン基板１に
20Ω・cm程度の比抵抗を用い、且つＰ型拡散層４
の深さを30μm以上にしなければならない。又Ｃ
の拡散工程において1200℃近辺の温度で約３日間
の拡散が必要である為、電流増巾率がパターン形
状にもよるが、例えばコレクタ・エミツタ間巾
WB120μmで0.2〜0.01程度の小さな値でしかもバ
ラツキが大きくなる欠点があつた。
ラル型トランジスタでは、Ｎ型シリコン基板１に
20Ω・cm程度の比抵抗を用い、且つＰ型拡散層４
の深さを30μm以上にしなければならない。又Ｃ
の拡散工程において1200℃近辺の温度で約３日間
の拡散が必要である為、電流増巾率がパターン形
状にもよるが、例えばコレクタ・エミツタ間巾
WB120μmで0.2〜0.01程度の小さな値でしかもバ
ラツキが大きくなる欠点があつた。
本発明は、これら欠点を解決するため、従来工
程に熱処理工程を追加したもので以下詳細に説明
する。
程に熱処理工程を追加したもので以下詳細に説明
する。
第２図は本発明の第１及び第２の実施例によ
る、ウエーハ前処理製造方法を示す各工程断面図
である。Ａ，Ｂ，Ｃ，Ｄ，Ｅ工程は、前記従来工
程と同一であるため説明を省く。C′工程は、Ｃの
拡散工程の終了したウエーハに酸素又は窒素雰囲
気で750℃〜900℃の熱処理を施す工程を示すもの
である。第３図第４図は本発明の効果を示したも
ので、第３Ａ図が活性雰囲気として、例えば酸素
を用いた第１の実施例での熱処理時間と電流増巾
率の関係を本発明による工程を終了した後に酸化
膜２を全面除去し、プローブにより測定した結果
を示したものである。拡散工程Ｃの終了した直後
の初期電流増巾率0.15〜0.2のPNPトランジスタ
が２時間の900℃熱処理で0.8〜1.0にまで大巾に
向上し、２時間以上の長時間の熱処理では、飽和
していることが分かる。しかし、この0.8〜1.0の
電流増巾率が維持できるのは、５時間までの熱処
理でありそれ以上の加熱は、第３図Ａからも理解
できる様に電流増巾率が悪化するばかりでなく
ICの特性にも悪影響を及ぼす。従つて、基体表
面を安定化させることでトランジスタの電流増巾
率の向上させ、さらにIC特性にも悪影響を及ぼ
さない最適な熱処理条件とは、750℃〜900℃で２
〜５時間の加熱処理といえる。また第４図は、第
１及び第２の実施例の温度と電流増巾率の関係を
測定した結果を示し、750℃〜900℃で電流増巾率
向上の効果が著じるしい。しかも750℃〜900℃で
の熱処理であるため、酸化膜２及び拡散層４に与
える影響が少なく、大巾な電流増巾率の向上が達
成できる。
る、ウエーハ前処理製造方法を示す各工程断面図
である。Ａ，Ｂ，Ｃ，Ｄ，Ｅ工程は、前記従来工
程と同一であるため説明を省く。C′工程は、Ｃの
拡散工程の終了したウエーハに酸素又は窒素雰囲
気で750℃〜900℃の熱処理を施す工程を示すもの
である。第３図第４図は本発明の効果を示したも
ので、第３Ａ図が活性雰囲気として、例えば酸素
を用いた第１の実施例での熱処理時間と電流増巾
率の関係を本発明による工程を終了した後に酸化
膜２を全面除去し、プローブにより測定した結果
を示したものである。拡散工程Ｃの終了した直後
の初期電流増巾率0.15〜0.2のPNPトランジスタ
が２時間の900℃熱処理で0.8〜1.0にまで大巾に
向上し、２時間以上の長時間の熱処理では、飽和
していることが分かる。しかし、この0.8〜1.0の
電流増巾率が維持できるのは、５時間までの熱処
理でありそれ以上の加熱は、第３図Ａからも理解
できる様に電流増巾率が悪化するばかりでなく
ICの特性にも悪影響を及ぼす。従つて、基体表
面を安定化させることでトランジスタの電流増巾
率の向上させ、さらにIC特性にも悪影響を及ぼ
さない最適な熱処理条件とは、750℃〜900℃で２
〜５時間の加熱処理といえる。また第４図は、第
１及び第２の実施例の温度と電流増巾率の関係を
測定した結果を示し、750℃〜900℃で電流増巾率
向上の効果が著じるしい。しかも750℃〜900℃で
の熱処理であるため、酸化膜２及び拡散層４に与
える影響が少なく、大巾な電流増巾率の向上が達
成できる。
又本発明の第２の実施例として不活性雰囲気、
例えば窒素を用いた結果を第３Ｂ図に示す。同第
３図に見られるように窒素ガスでも第１の実施例
と同等の効果が認められる。
例えば窒素を用いた結果を第３Ｂ図に示す。同第
３図に見られるように窒素ガスでも第１の実施例
と同等の効果が認められる。
以上説明したように、従来工程の高温熱拡散工
程の後に活性又は不活性雰囲気下で２〜５時間の
750℃〜900℃の熱処理工程を追加することのみに
より、いちぢるしい電流増巾率の向上が得られる
利点がある。
程の後に活性又は不活性雰囲気下で２〜５時間の
750℃〜900℃の熱処理工程を追加することのみに
より、いちぢるしい電流増巾率の向上が得られる
利点がある。
本発明は、極めて簡単な工程追加によりラテラ
ル型トランジスタの電流増巾率を向上させ且つバ
ラツキを小さくさせて安定化が図れるため、ラテ
ラル型トランジスタを含むPNPN素子、或はラ
テラル型、NPN、PNPトランジスタより成るコ
ンプリメンタリ回路を含む集積回路素子に利用す
ることができる。
ル型トランジスタの電流増巾率を向上させ且つバ
ラツキを小さくさせて安定化が図れるため、ラテ
ラル型トランジスタを含むPNPN素子、或はラ
テラル型、NPN、PNPトランジスタより成るコ
ンプリメンタリ回路を含む集積回路素子に利用す
ることができる。
第１図は従来のラテラル型トランジスタのウエ
ーハ前処理製造方法の各工程断面図、第２図は本
発明の第１及び第２の実施例でラテラル型トラン
ジスタのウエーハ前処理製造方法の各工程断面
図、第３Ａ図は本発明の第１の実施例の効果を示
す熱処理時間と電流増巾率の関係を示す図、第３
Ｂ図は本発明の第２の実施例の効果を示す熱処理
時間と電流増巾率の関係を示す図、第４図は本発
明の第１及び第２の実施例の効果を示す熱処理温
度と電流増巾率の関係を示す図である。 １……Ｎ型シリコン基板、２……酸化膜、３
Ｃ，３Ｅ……拡散用窓、４……Ｐ型拡散層、５
Ｂ，５Ｃ，５Ｅ……コンタクト孔、６Ｂ，６Ｃ，
６Ｅ……電極。
ーハ前処理製造方法の各工程断面図、第２図は本
発明の第１及び第２の実施例でラテラル型トラン
ジスタのウエーハ前処理製造方法の各工程断面
図、第３Ａ図は本発明の第１の実施例の効果を示
す熱処理時間と電流増巾率の関係を示す図、第３
Ｂ図は本発明の第２の実施例の効果を示す熱処理
時間と電流増巾率の関係を示す図、第４図は本発
明の第１及び第２の実施例の効果を示す熱処理温
度と電流増巾率の関係を示す図である。 １……Ｎ型シリコン基板、２……酸化膜、３
Ｃ，３Ｅ……拡散用窓、４……Ｐ型拡散層、５
Ｂ，５Ｃ，５Ｅ……コンタクト孔、６Ｂ，６Ｃ，
６Ｅ……電極。
Claims (1)
- １ 1000℃以上の高温熱処理の全てが終了した段
階の半導体ラテラル型トランジスタを、酸素又は
窒素雰囲気中で且つ、750℃〜900℃の温度で少な
くとも２時間以上、多くとも５時間以内の熱処理
を行う事により、前記1000℃以上の高温処理で発
生した前記半導体ラテラル型トランジスタの基体
表面の歪を安定化し、トランジスタの電流増巾率
を向上させることを特徴とするラテラル型トラン
ジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56026964A JPS57141958A (en) | 1981-02-27 | 1981-02-27 | Manufacture of lateral type transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56026964A JPS57141958A (en) | 1981-02-27 | 1981-02-27 | Manufacture of lateral type transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57141958A JPS57141958A (en) | 1982-09-02 |
| JPH0116019B2 true JPH0116019B2 (ja) | 1989-03-22 |
Family
ID=12207834
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56026964A Granted JPS57141958A (en) | 1981-02-27 | 1981-02-27 | Manufacture of lateral type transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57141958A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5817668A (ja) * | 1981-07-23 | 1983-02-01 | Nippon Denso Co Ltd | 半導体装置の製造方法 |
| JP2693566B2 (ja) * | 1989-04-13 | 1997-12-24 | 関西電力株式会社 | パルス発生装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5312156B2 (ja) * | 1971-09-27 | 1978-04-27 | ||
| JPS52115189A (en) * | 1976-03-23 | 1977-09-27 | Sony Corp | Production of semiconductor device |
| JPS5617062A (en) * | 1979-07-20 | 1981-02-18 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
-
1981
- 1981-02-27 JP JP56026964A patent/JPS57141958A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57141958A (en) | 1982-09-02 |
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