JPH01161726A - 集積回路の相互接続構造及び相互接続方法 - Google Patents
集積回路の相互接続構造及び相互接続方法Info
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- JPH01161726A JPH01161726A JP63289915A JP28991588A JPH01161726A JP H01161726 A JPH01161726 A JP H01161726A JP 63289915 A JP63289915 A JP 63289915A JP 28991588 A JP28991588 A JP 28991588A JP H01161726 A JPH01161726 A JP H01161726A
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- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
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- Microelectronics & Electronic Packaging (AREA)
- Wire Bonding (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は、複数の集積回路のホルダーについての構造に
関するものであり、とりわけ、前記回路用のワイヤ相互
接続ネットワークを含むホルダーに関するものである。
関するものであり、とりわけ、前記回路用のワイヤ相互
接続ネットワークを含むホルダーに関するものである。
(従来技術及びその問題点)
何年も前から、単一のウェーハに多数の集積回路を結合
しようとする試みがなされてきた。この努力は、ウェー
ハスケール集積化の問題として知られている。これまで
、いくつかの問題に直面してきたが、主として、ウェー
ハ集積化設計全体をだいなしにする可能性のある、ウェ
ーハの偶発欠陥に関するものであった。もう、1つの問
題は、いくつかの回路の相互接続に関するものであった
。
しようとする試みがなされてきた。この努力は、ウェー
ハスケール集積化の問題として知られている。これまで
、いくつかの問題に直面してきたが、主として、ウェー
ハ集積化設計全体をだいなしにする可能性のある、ウェ
ーハの偶発欠陥に関するものであった。もう、1つの問
題は、いくつかの回路の相互接続に関するものであった
。
超大規模集積回路には、いくつかの金属層が含まれてお
り、従って、既存の層にさらに金属層を重ねるのは困難
であった。たとえ、それ以上金属層を加えないとしても
、回路間のスペースは限られているため、ウェーハ表面
での相互接続は困難であった。おそらく、さらに困難な
問題は、共通の基板上における極めて密集した回路構成
に対する冷却の問題である。
り、従って、既存の層にさらに金属層を重ねるのは困難
であった。たとえ、それ以上金属層を加えないとしても
、回路間のスペースは限られているため、ウェーハ表面
での相互接続は困難であった。おそらく、さらに困難な
問題は、共通の基板上における極めて密集した回路構成
に対する冷却の問題である。
1983年7月の、5cientific Ameri
canの86〜96頁に掲載された、A、J、 Blo
dgettによる論文には、多層セラミック基板に、ご
く近接してチップを取りつけ、チップの相互接続はチッ
プ取りつけレベルより下方で行なうようにする、集積回
路チップの取りつけシステムに関する説明がある。チッ
プの上には、水路を利用して熱を除去する冷却構造が設
けられる。
canの86〜96頁に掲載された、A、J、 Blo
dgettによる論文には、多層セラミック基板に、ご
く近接してチップを取りつけ、チップの相互接続はチッ
プ取りつけレベルより下方で行なうようにする、集積回
路チップの取りつけシステムに関する説明がある。チッ
プの上には、水路を利用して熱を除去する冷却構造が設
けられる。
Feinberg他による米国特許第4,245,27
3号には、信号平面の上下に導電性電圧面を配し、信号
ラインに対する伝送線路の働きをするようになっている
、内部配線ネットワークを備えた焼結セラミック多層基
板を特徴とする大規模集積回路装置のたるの取りつけパ
ッケージが開示されている。この配線ネットワークは、
電圧面ζ信号平面X及びYl及び、論理出力面から構成
されている。
3号には、信号平面の上下に導電性電圧面を配し、信号
ラインに対する伝送線路の働きをするようになっている
、内部配線ネットワークを備えた焼結セラミック多層基
板を特徴とする大規模集積回路装置のたるの取りつけパ
ッケージが開示されている。この配線ネットワークは、
電圧面ζ信号平面X及びYl及び、論理出力面から構成
されている。
該装置の上には、熱除去キャップが取りつけられている
。
。
A1口ohyaによる米国特許第4.665,468号
には、フォトリソグラフィー技術で形成されるワイヤラ
インマトリックスを支持する感光性絶縁層を含む、多層
モジコールが開示されている。先行技術によるチップ取
りつけ手法では、ウェーハスケール集積化に伴う実際の
困難を認識して、多数の集積素子、とりわけ、超大規模
集積回路を取りつけるための支持体を見つけようとして
きた。
には、フォトリソグラフィー技術で形成されるワイヤラ
インマトリックスを支持する感光性絶縁層を含む、多層
モジコールが開示されている。先行技術によるチップ取
りつけ手法では、ウェーハスケール集積化に伴う実際の
困難を認識して、多数の集積素子、とりわけ、超大規模
集積回路を取りつけるための支持体を見つけようとして
きた。
先行技術の特徴は、絶縁基板、及び、ワイヤによる相互
接続が施された絶縁層に集積回路チップを取りつけると
いう点にある。
接続が施された絶縁層に集積回路チップを取りつけると
いう点にある。
(解決しようとする問題点)
本発明の目的は、チップ相互接続の側面と冷却の側面を
組み合わせ、同時に、信号損失及びクロストークを減少
させる、多数の半導体集積色のための取りつけ構造を考
案することにある。
組み合わせ、同時に、信号損失及びクロストークを減少
させる、多数の半導体集積色のための取りつけ構造を考
案することにある。
(問題点を解決するための手段)
上記目的は、組込みワイヤ相互接続グリッドを備えた、
金属ブロックの半導体素子支持構造によって達成された
。本発明の半導体素子相互接続構造は、各層が、メタラ
イゼーションパターンのセクションをなし、残りが、レ
ジストになるようにして、各層毎に、基板上に築かれる
。各層によって、メタライゼーションパターンのX%3
’セクションが形成され、同時に、層の集合によって、
パターンのZ成分が形成される。メタライゼーションパ
ターンが仕上がると、レジストの全てまたは一部が除去
され、露出金属ネットワークは、誘電材料によって、真
の同軸伝送線路に適した厚さになるまでコーティングが
施される。
金属ブロックの半導体素子支持構造によって達成された
。本発明の半導体素子相互接続構造は、各層が、メタラ
イゼーションパターンのセクションをなし、残りが、レ
ジストになるようにして、各層毎に、基板上に築かれる
。各層によって、メタライゼーションパターンのX%3
’セクションが形成され、同時に、層の集合によって、
パターンのZ成分が形成される。メタライゼーションパ
ターンが仕上がると、レジストの全てまたは一部が除去
され、露出金属ネットワークは、誘電材料によって、真
の同軸伝送線路に適した厚さになるまでコーティングが
施される。
該構造には、メツキが施されて、三次元支持ブロックを
形成する。誘電体のコーティングの際、レジストの一部
にマスキングを施して、支持体が得られるようになつい
る場合には、こ・こて、マスキングを施した部分を除去
し、前に行なったように、露出したワイヤ構造に誘電材
料のコーティングを施し、コーティングされた構造にメ
ツキを施す。基板のベースは、金属相互接続パターンに
接続されるピンを有しており、一方、メツキしたブロッ
クの上部には、相互接続パターンの露出端子が設けられ
、集積回路素子を結合するようになっている。メツキに
は、良好な導電率と熱伝導率の両方が備わっているのが
望ましい。ヒートシンクを金属ブロックに接触させるこ
とによって、熱を除去することができる。また、メツキ
によって、相互接続パターンに関する同軸伝送線路が完
成する。この伝送線路構造によって、コンポーネント間
の電気的損失が制限され、また、コンポーネント間の漂
遊容量に制限が加えられることになる。
形成する。誘電体のコーティングの際、レジストの一部
にマスキングを施して、支持体が得られるようになつい
る場合には、こ・こて、マスキングを施した部分を除去
し、前に行なったように、露出したワイヤ構造に誘電材
料のコーティングを施し、コーティングされた構造にメ
ツキを施す。基板のベースは、金属相互接続パターンに
接続されるピンを有しており、一方、メツキしたブロッ
クの上部には、相互接続パターンの露出端子が設けられ
、集積回路素子を結合するようになっている。メツキに
は、良好な導電率と熱伝導率の両方が備わっているのが
望ましい。ヒートシンクを金属ブロックに接触させるこ
とによって、熱を除去することができる。また、メツキ
によって、相互接続パターンに関する同軸伝送線路が完
成する。この伝送線路構造によって、コンポーネント間
の電気的損失が制限され、また、コンポーネント間の漂
遊容量に制限が加えられることになる。
(実施例)
第1図及び第2図を参照すると、集積回路相互接続構造
11が示されている。該構造には、不導電性ブレーナ基
板13が含まれてお、す、これを通って、電気端子部材
15が突き出している。これらの端子部材は、コネクタ
が該構造を他の電気素子につなぐ信号インターフェース
位置に設けられている。
11が示されている。該構造には、不導電性ブレーナ基
板13が含まれてお、す、これを通って、電気端子部材
15が突き出している。これらの端子部材は、コネクタ
が該構造を他の電気素子につなぐ信号インターフェース
位置に設けられている。
突き出た他の電気端子部材については、図示されていな
い。基板の上には、いくつかの層21.23、及び、2
5によって導電性の金属ブロック17が形成されている
。各層には、相互接続伝送線路の一部が含まれている。
い。基板の上には、いくつかの層21.23、及び、2
5によって導電性の金属ブロック17が形成されている
。各層には、相互接続伝送線路の一部が含まれている。
セグメント31〜37は、全て層25に含まれているの
が図面から分る。これらの伝送線路セグメントは、その
構造について後述することになる層を完全に貫通して伸
びている。層23には、セグメント41及び43が見受
けられる。層21には、セグメント45.47、及び、
49を見ることができる。第1図に示す垂直経路は;1
つの層とその層が重ねられる隣の層とを通るようにして
形成されている。第3図〜第6図を参照すると分かるよ
うに、重なり合ったセグメントが交差する場所に、垂直
経路が形成されることになる。信号インターフェース位
置から離れた、ワイヤ相互接続の成端位置で、隆起した
ハンダ(solder bumps)等によって、チッ
プ14.16.18、及び、20とワイヤ相互接続ネッ
トワークとの相互接続が行なえるようになっている。チ
ップは完成した半導体の集積回路である。ワイヤネット
ワークは、他の、電気素子に対する信号及びユーティリ
ティ経路の形成を意図したものである。
が図面から分る。これらの伝送線路セグメントは、その
構造について後述することになる層を完全に貫通して伸
びている。層23には、セグメント41及び43が見受
けられる。層21には、セグメント45.47、及び、
49を見ることができる。第1図に示す垂直経路は;1
つの層とその層が重ねられる隣の層とを通るようにして
形成されている。第3図〜第6図を参照すると分かるよ
うに、重なり合ったセグメントが交差する場所に、垂直
経路が形成されることになる。信号インターフェース位
置から離れた、ワイヤ相互接続の成端位置で、隆起した
ハンダ(solder bumps)等によって、チッ
プ14.16.18、及び、20とワイヤ相互接続ネッ
トワークとの相互接続が行なえるようになっている。チ
ップは完成した半導体の集積回路である。ワイヤネット
ワークは、他の、電気素子に対する信号及びユーティリ
ティ経路の形成を意図したものである。
第3図を参照すると、基板13には、レジスト層51の
コーティングが施されている。この層には、半導体の集
積回路を作る通常の方法で、開口部(オープニング)5
3がパターン形成される。すなわち、レジストは、マス
キングを施して露光され、露光後、開口部53が形成さ
れる。
コーティングが施されている。この層には、半導体の集
積回路を作る通常の方法で、開口部(オープニング)5
3がパターン形成される。すなわち、レジストは、マス
キングを施して露光され、露光後、開口部53が形成さ
れる。
第4図では、開口部に金属55が充填されている。
金属は、できれば、少な(ともアルミニウムと同程度の
良好な導電率を有するものが選択される。
良好な導電率を有するものが選択される。
金属は、化学蒸着、スパッタリング、あるいは、メツキ
といったような集積回路の処理に通常用いられる従来の
方法のうち任意の方法で貼着させる。
といったような集積回路の処理に通常用いられる従来の
方法のうち任意の方法で貼着させる。
次に、上部表面57に化学的エツチングを施して、余分
な金属を除去し、金属がそ、の開口部にだけ存在するよ
うにする。
な金属を除去し、金属がそ、の開口部にだけ存在するよ
うにする。
第5図では、第1のレベルに、レジストの第2の層61
が重ねられている。開口部63及び65が形成されてお
り、それらには、前述の方法で導電性金属が充填される
。第6図では、層61に対し、さらに、レジストの層6
7および69が順次付着(deposit)させられる
。これらレジスト層は、それぞれ、パターン形成が施さ
れ、次に、前述の方法で開口部が形成されて、さらに、
前述と同じ導電性金属が開口部に充填され、個々の層に
存在するX及びYの成分を有し、また、同じXY位置に
金属の層を順次重ねることによって生じる、垂直すなわ
ちZ成分の部分を備えた金属部材71が残されることに
なる。
が重ねられている。開口部63及び65が形成されてお
り、それらには、前述の方法で導電性金属が充填される
。第6図では、層61に対し、さらに、レジストの層6
7および69が順次付着(deposit)させられる
。これらレジスト層は、それぞれ、パターン形成が施さ
れ、次に、前述の方法で開口部が形成されて、さらに、
前述と同じ導電性金属が開口部に充填され、個々の層に
存在するX及びYの成分を有し、また、同じXY位置に
金属の層を順次重ねることによって生じる、垂直すなわ
ちZ成分の部分を備えた金属部材71が残されることに
なる。
金属相互接続構造が完成すると、溶剤またはエツチング
液によって、残りのレジストが全て除去される。残され
るのは、レジストによって形成された、いくつかの位置
に広がる極めてもろいワイヤネットワークである。金属
には、レジスト溶液を用いてわずかにエツチングを施し
、金属を十分にクリーニングし、金属のコーナにまるみ
をもたせる。但し、まるみ付けはクリティカルではない
。
液によって、残りのレジストが全て除去される。残され
るのは、レジストによって形成された、いくつかの位置
に広がる極めてもろいワイヤネットワークである。金属
には、レジスト溶液を用いてわずかにエツチングを施し
、金属を十分にクリーニングし、金属のコーナにまるみ
をもたせる。但し、まるみ付けはクリティカルではない
。
次に、金属ネットワークを後続のメツキから絶縁するの
に十分な、誘電材料によるコーティングが金属に対し施
されることになる。誘電材料の厚さは、所望の同軸伝送
経路特性、主として、所望のインピーダンスが得られる
厚さであることが望ましい。誘電材料の選択がインピー
ダンスに影響するため、誘電材料は慎重に選択すべきで
ある。可能性のある材料には、シリコン(K=2.7)
やテフロン(K=2.2)がある。テフロンは、ポリテ
トラフルオロエチレンに対する商標である。2つのワイ
ヤ間のスペーシングは、クリティカルではないが、クロ
ストークを避けるため、信号浸透厚さ(signal
5kin depth)よりも接近させてはならない。
に十分な、誘電材料によるコーティングが金属に対し施
されることになる。誘電材料の厚さは、所望の同軸伝送
経路特性、主として、所望のインピーダンスが得られる
厚さであることが望ましい。誘電材料の選択がインピー
ダンスに影響するため、誘電材料は慎重に選択すべきで
ある。可能性のある材料には、シリコン(K=2.7)
やテフロン(K=2.2)がある。テフロンは、ポリテ
トラフルオロエチレンに対する商標である。2つのワイ
ヤ間のスペーシングは、クリティカルではないが、クロ
ストークを避けるため、信号浸透厚さ(signal
5kin depth)よりも接近させてはならない。
選択した誘電材料で金属ネットワークのコーティングを
すますと、導電性材料78によって構造全体にメツキを
施し、伝送線路構造を完成させることができる。第7図
には、矢印、で示す半径aを有する中心金属導体75が
示されている。矢印で示す半径すを有する周囲の誘電材
料77も示されている。
すますと、導電性材料78によって構造全体にメツキを
施し、伝送線路構造を完成させることができる。第7図
には、矢印、で示す半径aを有する中心金属導体75が
示されている。矢印で示す半径すを有する周囲の誘電材
料77も示されている。
半径という用語は、半径方向における寸法を表わすのに
用いられる。但し、導体75及び誘電体シース77の断
面は、製造上可能であれば、円形であることが望ましい
が、全体として完全な円形にはなっていない。第7図に
は、はぼ円形の断面針状が示されている。場合によって
は、多角形の断面でも、円形断面に近似させることが可
能である。
用いられる。但し、導体75及び誘電体シース77の断
面は、製造上可能であれば、円形であることが望ましい
が、全体として完全な円形にはなっていない。第7図に
は、はぼ円形の断面針状が示されている。場合によって
は、多角形の断面でも、円形断面に近似させることが可
能である。
b / aの比は、下記式で求められる、伝送線路の、
オームで表示のインピーダンス(ZO)を設定するのに
重要である: ここで、Kは、誘電材料の誘電率、KOは、自由空間で
の誘電率である。導電性金属ブロック78が、誘電体シ
ース77を包囲している。金属相互接続は、静かで、ノ
イズのない電気信号用媒体をもたらす、真の同軸伝送経
路である。
オームで表示のインピーダンス(ZO)を設定するのに
重要である: ここで、Kは、誘電材料の誘電率、KOは、自由空間で
の誘電率である。導電性金属ブロック78が、誘電体シ
ース77を包囲している。金属相互接続は、静かで、ノ
イズのない電気信号用媒体をもたらす、真の同軸伝送経
路である。
既述のように、ワイヤ相互接続パターンが形成されると
、ワイヤに誘電体のコーティングを施す前に、全てのレ
ジストを除去することになる。第8図の実施例の場合、
レジストの一部をワイヤパターン用の支持体として利用
するため、レジストには、チエッカ−盤のようなパター
ン形成が施されている。例えばレジスト領域81.83
.85、及び、87を除去すると、ワイヤ91.93.
95、及び、97が露出する。これら露出したワイヤに
誘電材料によるコーティングを施して、同軸伝送線路の
一部を形成すると、次に、露出した伝送線路にメツキを
施し、メツキ材料とレジストからなるチエッカ−盤ブロ
ックを形成する。伝送線路ネットワークは、このメツキ
によって完全に包みこむのが望ましい。
、ワイヤに誘電体のコーティングを施す前に、全てのレ
ジストを除去することになる。第8図の実施例の場合、
レジストの一部をワイヤパターン用の支持体として利用
するため、レジストには、チエッカ−盤のようなパター
ン形成が施されている。例えばレジスト領域81.83
.85、及び、87を除去すると、ワイヤ91.93.
95、及び、97が露出する。これら露出したワイヤに
誘電材料によるコーティングを施して、同軸伝送線路の
一部を形成すると、次に、露出した伝送線路にメツキを
施し、メツキ材料とレジストからなるチエッカ−盤ブロ
ックを形成する。伝送線路ネットワークは、このメツキ
によって完全に包みこむのが望ましい。
次に、残りのレジスト領域89を除去すると、ワイヤの
残りの部分が露出し、これに対して誘電材料によるコー
ティングを施して、さらに、チエッカ−盤パターンのメ
ツキしていない領域に同じメツキ材料でメツキを施すと
、導電性ブロックによって、ワイヤネットワークが完全
に密閉または密封されることになる。次に、集積回路チ
ップが、各チップに関連したハンダの隆起部等によって
、ワイヤネットワークに取りつけられる。
残りの部分が露出し、これに対して誘電材料によるコー
ティングを施して、さらに、チエッカ−盤パターンのメ
ツキしていない領域に同じメツキ材料でメツキを施すと
、導電性ブロックによって、ワイヤネットワークが完全
に密閉または密封されることになる。次に、集積回路チ
ップが、各チップに関連したハンダの隆起部等によって
、ワイヤネットワークに取りつけられる。
メツキ材料は、導電体としても、熱伝導体としても良好
であることが望ましい。メツキは、無電解メツキまたは
電解メツキによって行なうことが可能である。例えば、
銅または無電解ニッケル、あるいは、任意の導電性材料
を用いて、伝送線路ネットワークの外部導体を形成する
こができる。
であることが望ましい。メツキは、無電解メツキまたは
電解メツキによって行なうことが可能である。例えば、
銅または無電解ニッケル、あるいは、任意の導電性材料
を用いて、伝送線路ネットワークの外部導体を形成する
こができる。
銅の場合は、シンプルなメツキ処理が可能であり、電気
特性及び熱特性も良好である。メツキによって形成され
る金属ブロックの利点は1つは、集積回路チップから発
生する熱が、このソリッドな金属ブロックに直接伝わる
という点である。このブロックは、効果的なヒートンシ
ンクの形態をとるようにし、空気または液体で冷却され
るようにすることができる。
特性及び熱特性も良好である。メツキによって形成され
る金属ブロックの利点は1つは、集積回路チップから発
生する熱が、このソリッドな金属ブロックに直接伝わる
という点である。このブロックは、効果的なヒートンシ
ンクの形態をとるようにし、空気または液体で冷却され
るようにすることができる。
第9図には、集積回路チップ22.24、及び、26の
上部にさらにメツキを施した金属ブロック92が示され
ている。チップの上部にメツキを施すことによって、熱
を散逸させるためのフィ°ン94が形成されている。た
だし、チップの上部には、冷却構造は不要である。代わ
りに、金属ブロックの側部に接触するように、ヒートン
シンクを配置することも可能である。
上部にさらにメツキを施した金属ブロック92が示され
ている。チップの上部にメツキを施すことによって、熱
を散逸させるためのフィ°ン94が形成されている。た
だし、チップの上部には、冷却構造は不要である。代わ
りに、金属ブロックの側部に接触するように、ヒートン
シンクを配置することも可能である。
第10図は、異なる誘電材料のインピーダンスに対する
、内部導体の半径対そのまわりの誘電材料の半径の比(
b/a)についてプロットしたグラフである。広範囲に
わたる一般的な誘電材料を利用して、10〜50オーム
のインピーダンスが得られることがわかる。
、内部導体の半径対そのまわりの誘電材料の半径の比(
b/a)についてプロットしたグラフである。広範囲に
わたる一般的な誘電材料を利用して、10〜50オーム
のインピーダンスが得られることがわかる。
本発明は、上記のように構成され作用するものであるか
ら、集積回路チップのための相当複雑な相互接続を形成
することが可能であり、相互接続が金属ブロック内に形
成され熱が直接金属ブロックに伝わるため冷却が容易で
あり、相互接続が同軸構造であるため良好な伝送特性が
得られるという効果が得られる。
ら、集積回路チップのための相当複雑な相互接続を形成
することが可能であり、相互接続が金属ブロック内に形
成され熱が直接金属ブロックに伝わるため冷却が容易で
あり、相互接続が同軸構造であるため良好な伝送特性が
得られるという効果が得られる。
【図面の簡単な説明】
第1図は、集積回路相互接続構造の斜視図、第2図は、
第1図の各層を分解して示す斜視図、第3図、第4図、
第5図及び第6図は、本発明の集積回路相互接続構造の
製造工程を示す図、第7図は、第1図に示す伝送線の拡
大断面図、第8図は、本発明の製造方法の一つを説明す
るための斜視図、 第9図は、本発明による集積回路相互接続構造と組み合
わせられた冷却構造の斜視図、第10図は、伝送線のパ
ラメータとインピーダンスとの関係とを表すグラフであ
る。 14.16.18.20 :集積回路チップ、31.
32.33.34.35.36.37.3B、41.4
3.45.47.49 :同軸伝送線、 ?5.91.93 :導体ワイヤ、 77:絶縁材料、 78:金属、 89:金属ブロック。
第1図の各層を分解して示す斜視図、第3図、第4図、
第5図及び第6図は、本発明の集積回路相互接続構造の
製造工程を示す図、第7図は、第1図に示す伝送線の拡
大断面図、第8図は、本発明の製造方法の一つを説明す
るための斜視図、 第9図は、本発明による集積回路相互接続構造と組み合
わせられた冷却構造の斜視図、第10図は、伝送線のパ
ラメータとインピーダンスとの関係とを表すグラフであ
る。 14.16.18.20 :集積回路チップ、31.
32.33.34.35.36.37.3B、41.4
3.45.47.49 :同軸伝送線、 ?5.91.93 :導体ワイヤ、 77:絶縁材料、 78:金属、 89:金属ブロック。
Claims (1)
- 【特許請求の範囲】 1)集積回路チップ接続位置と該チップ接続位置に対し
て間隔を有する信号インタフェース位置との間に三次元
的に回路網を構成する導体ワイヤと、該導体ワイヤを被
覆する絶縁材料と、該被覆されたワイヤを囲む金属とか
らなる同軸伝送線回路網を具備することを特徴とする集
積回路の相互接続構造。 2)集積回路チップ接続位置から該チップ接続位置に対
して間隔を有する信号インタフェース位置へ導体ワイヤ
による回路網を三次元的に構成し、前記導体ワイヤを絶
縁材料で被覆し、該被覆されたワイヤを金属で囲むこと
により、同軸伝送線回路網を形成することを特徴とする
集積回路の相互接続方法。 3)前記ワイヤを囲む金属は、ブロック状であることを
特徴とする請求項1に記載の集積回路の相互接続構造。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/123,488 US4956749A (en) | 1987-11-20 | 1987-11-20 | Interconnect structure for integrated circuits |
| US123,488 | 1987-11-20 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01161726A true JPH01161726A (ja) | 1989-06-26 |
Family
ID=22408950
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63289915A Pending JPH01161726A (ja) | 1987-11-20 | 1988-11-16 | 集積回路の相互接続構造及び相互接続方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4956749A (ja) |
| JP (1) | JPH01161726A (ja) |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5917707A (en) | 1993-11-16 | 1999-06-29 | Formfactor, Inc. | Flexible contact structure with an electrically conductive shell |
| US5295082A (en) * | 1989-02-22 | 1994-03-15 | The Boeing Company | Efficient method for multichip module interconnect |
| US5157477A (en) * | 1990-01-10 | 1992-10-20 | International Business Machines Corporation | Matched impedance vertical conductors in multilevel dielectric laminated wiring |
| JPH0716100B2 (ja) * | 1990-01-10 | 1995-02-22 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 多層配線モジュール |
| US5278727A (en) * | 1990-05-29 | 1994-01-11 | Digital Equipment Corporation | High density electrical interconnection device and method therefor |
| US5220726A (en) * | 1991-06-26 | 1993-06-22 | Xerox Corporation | Method for manufacturing an electrically connectable module |
| GB2258341B (en) * | 1991-07-17 | 1996-01-17 | Lsi Logic Europ | Improved bonding wire |
| US5854534A (en) * | 1992-08-05 | 1998-12-29 | Fujitsu Limited | Controlled impedence interposer substrate |
| US5410107A (en) | 1993-03-01 | 1995-04-25 | The Board Of Trustees Of The University Of Arkansas | Multichip module |
| US5419038A (en) * | 1993-06-17 | 1995-05-30 | Fujitsu Limited | Method for fabricating thin-film interconnector |
| US7073254B2 (en) | 1993-11-16 | 2006-07-11 | Formfactor, Inc. | Method for mounting a plurality of spring contact elements |
| US5820014A (en) | 1993-11-16 | 1998-10-13 | Form Factor, Inc. | Solder preforms |
| US5824571A (en) * | 1995-12-20 | 1998-10-20 | Intel Corporation | Multi-layered contacting for securing integrated circuits |
| US8033838B2 (en) | 1996-02-21 | 2011-10-11 | Formfactor, Inc. | Microelectronic contact structure |
| US5994152A (en) | 1996-02-21 | 1999-11-30 | Formfactor, Inc. | Fabricating interconnects and tips using sacrificial substrates |
| WO1998053651A1 (en) * | 1997-05-23 | 1998-11-26 | Alpine Microsystems, Inc. | A system and method for packaging integrated circuits |
| US6310398B1 (en) | 1998-12-03 | 2001-10-30 | Walter M. Katz | Routable high-density interfaces for integrated circuit devices |
| JP2005524239A (ja) * | 2002-04-29 | 2005-08-11 | シリコン・パイプ・インコーポレーテッド | ダイレクト・コネクト形信号システム |
| US7750446B2 (en) | 2002-04-29 | 2010-07-06 | Interconnect Portfolio Llc | IC package structures having separate circuit interconnection structures and assemblies constructed thereof |
| US7173160B2 (en) | 2002-07-18 | 2007-02-06 | Chevron U.S.A. Inc. | Processes for concentrating higher diamondoids |
| US6891272B1 (en) | 2002-07-31 | 2005-05-10 | Silicon Pipe, Inc. | Multi-path via interconnection structures and methods for manufacturing the same |
| US7014472B2 (en) * | 2003-01-13 | 2006-03-21 | Siliconpipe, Inc. | System for making high-speed connections to board-mounted modules |
| US7798817B2 (en) * | 2005-11-04 | 2010-09-21 | Georgia Tech Research Corporation | Integrated circuit interconnects with coaxial conductors |
| US20190385969A1 (en) * | 2018-06-14 | 2019-12-19 | The Charles Stark Draper Laboratory, Inc. | Coaxial wire |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3365620A (en) * | 1966-06-13 | 1968-01-23 | Ibm | Circuit package with improved modular assembly and cooling apparatus |
| US4245273A (en) * | 1979-06-29 | 1981-01-13 | International Business Machines Corporation | Package for mounting and interconnecting a plurality of large scale integrated semiconductor devices |
| US4665468A (en) * | 1984-07-10 | 1987-05-12 | Nec Corporation | Module having a ceramic multi-layer substrate and a multi-layer circuit thereupon, and process for manufacturing the same |
| US4679321A (en) * | 1985-10-18 | 1987-07-14 | Kollmorgen Technologies Corporation | Method for making coaxial interconnection boards |
-
1987
- 1987-11-20 US US07/123,488 patent/US4956749A/en not_active Expired - Fee Related
-
1988
- 1988-11-16 JP JP63289915A patent/JPH01161726A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US4956749A (en) | 1990-09-11 |
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