JPH01161760A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH01161760A JPH01161760A JP62318486A JP31848687A JPH01161760A JP H01161760 A JPH01161760 A JP H01161760A JP 62318486 A JP62318486 A JP 62318486A JP 31848687 A JP31848687 A JP 31848687A JP H01161760 A JPH01161760 A JP H01161760A
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- Japan
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- tin
- insulating film
- sbd
- semiconductor substrate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
シリコン基板上のＡｌ ／Ｓｔ （ｓｔｓ度は任意）−
ＴｉＮ −ＡＩの３層構造の電極において、Ａｌ／Ｓｉ
スパッタ前に高温真空アニールを施すことにより、ショ
ットキ・バリア・ダイオード（ＳＢＤ）の直流順方向電
圧（Ｖ、Ｉ）を自在に制御することを可能にする半導体
装置の製造方法に関し、 シリコン基板上のＡＪ／４５％５ｉ−ＴｉＮ−ＡＩの３
層構造の電極をもったＳＢＤにおいて、その順方向電圧
（腎）を自在に制御しうる電極の形成方法を提供するこ
とを目的とし、 ショットキ・バリア・ダイオードの形成において、半導
体基板のエピタキシャル層に絶縁膜を形成し、該絶縁膜
を通してガードリング形成のためのイオン注入を行い、
しかる後に絶縁膜に窓を開口する工程、該半導体基板を
真空または不活性ガス雰囲気において２００℃〜６００
℃の範囲内の温度でアニールする工程、しかる後にシリ
コン含有アルミニウム（Ａｌ／Ｓｔ） 、チタンナイト
ライド（ＴｉＮ ）およびアルミニウム（ＡＪ）を連続
堆積し、パターニングによってＡｌｔ／ＳＬ−τ１Ｎ−
ＡＮの３層構造の電極を形成することを特徴とする半導
体装置の製造方法を含み構成する。
ＴｉＮ −ＡＩの３層構造の電極において、Ａｌ／Ｓｉ
スパッタ前に高温真空アニールを施すことにより、ショ
ットキ・バリア・ダイオード（ＳＢＤ）の直流順方向電
圧（Ｖ、Ｉ）を自在に制御することを可能にする半導体
装置の製造方法に関し、 シリコン基板上のＡＪ／４５％５ｉ−ＴｉＮ−ＡＩの３
層構造の電極をもったＳＢＤにおいて、その順方向電圧
（腎）を自在に制御しうる電極の形成方法を提供するこ
とを目的とし、 ショットキ・バリア・ダイオードの形成において、半導
体基板のエピタキシャル層に絶縁膜を形成し、該絶縁膜
を通してガードリング形成のためのイオン注入を行い、
しかる後に絶縁膜に窓を開口する工程、該半導体基板を
真空または不活性ガス雰囲気において２００℃〜６００
℃の範囲内の温度でアニールする工程、しかる後にシリ
コン含有アルミニウム（Ａｌ／Ｓｔ） 、チタンナイト
ライド（ＴｉＮ ）およびアルミニウム（ＡＪ）を連続
堆積し、パターニングによってＡｌｔ／ＳＬ−τ１Ｎ−
ＡＮの３層構造の電極を形成することを特徴とする半導
体装置の製造方法を含み構成する。
本発明は、シリコン基板上のＡｌ／５ｉ（Ｓｔ濃度は任
意） −ＴｉＮ −Ａｌの３層構造の電極において、Ａ
Ｊ／Ｓｉ入／Ｓｉスパッタ前空アニールを施すことによ
り、ショットキ・バリア・ダイオード（ＳＢＤ ）の直
流順方向電圧（ｖｌ）を自在に制御することを可能にす
る半導体装置の製造方法に関する。
意） −ＴｉＮ −Ａｌの３層構造の電極において、Ａ
Ｊ／Ｓｉ入／Ｓｉスパッタ前空アニールを施すことによ
り、ショットキ・バリア・ダイオード（ＳＢＤ ）の直
流順方向電圧（ｖｌ）を自在に制御することを可能にす
る半導体装置の製造方法に関する。
第１図にシリコン基板１１に成長したｎ型エピタキシャ
ル層１２と接続（コンタクト）をとる電極が示され、図
中、１１はシリコン基板、１２はｎ型のエピタキシャル
層、１３は絶縁膜（ＳｉＯ２膜）、１４はガードリング
、１５はＳｉＯ２膜１３膜間３された窓、１６は１５０
〜２００人のＩＩ実厚のＡＮ／４５％Ｓｔ膜、１７は１
０００〜２０００人の膜厚のＴｉＮ膜、１８は７０００
人の厚さのＡｊ配線である。
ル層１２と接続（コンタクト）をとる電極が示され、図
中、１１はシリコン基板、１２はｎ型のエピタキシャル
層、１３は絶縁膜（ＳｉＯ２膜）、１４はガードリング
、１５はＳｉＯ２膜１３膜間３された窓、１６は１５０
〜２００人のＩＩ実厚のＡＮ／４５％Ｓｔ膜、１７は１
０００〜２０００人の膜厚のＴｉＮ膜、１８は７０００
人の厚さのＡｊ配線である。
第１図の構造の電極部が開発されるには、次の過程があ
った。基板のエピタキシャル層とのコンタクトをとるに
ついて、最初はＡｌのみを用いていたが、＾ｌ配線後の
プロセスにおいて、例えば４５０℃程度の熱処理がある
と、基板のシリコンがＡＡ’に吸い取られ、その後にＡ
ｌがスパイクとなって入り込んで基板内に形成される接
合を破壊する問題が発生し、その問題は、半導体集積回
路の微細化に伴い基板に形成される不純物拡散層が浅く
なるにつれて深刻なものとなった。
った。基板のエピタキシャル層とのコンタクトをとるに
ついて、最初はＡｌのみを用いていたが、＾ｌ配線後の
プロセスにおいて、例えば４５０℃程度の熱処理がある
と、基板のシリコンがＡＡ’に吸い取られ、その後にＡ
ｌがスパイクとなって入り込んで基板内に形成される接
合を破壊する問題が発生し、その問題は、半導体集積回
路の微細化に伴い基板に形成される不純物拡散層が浅く
なるにつれて深刻なものとなった。
そこで、４５０℃程度の温度でほとんど影響されないＴ
ｉＮをバリアメタルとして下に敷き、その上にＡｆｆｉ
配線を形成する技術が提案された。しかし、シリコン基
板上に直接ＴｉＮをのせるとコンタクト抵抗が大になる
問題が発生した。
ｉＮをバリアメタルとして下に敷き、その上にＡｆｆｉ
配線を形成する技術が提案された。しかし、シリコン基
板上に直接ＴｉＮをのせるとコンタクト抵抗が大になる
問題が発生した。
との問題を解決するために、シリコン基板とＴｉＮとの
コンタクトが良好にとられるコンタクトメタル膜を基板
とＴｉＮとの間に設ける第３図に示される構造が開発さ
れたものである。コンタクトメタルは、バリア性を保ち
つつコンタクト抵抗を低く抑えるため、前記した如くに
１５０〜２００人の厚さに形成される。
コンタクトが良好にとられるコンタクトメタル膜を基板
とＴｉＮとの間に設ける第３図に示される構造が開発さ
れたものである。コンタクトメタルは、バリア性を保ち
つつコンタクト抵抗を低く抑えるため、前記した如くに
１５０〜２００人の厚さに形成される。
第１図に示されるＳＯＤは、バイポーラトランジスタに
クランプされてトランジスタ・トランジスタ・ロジック
（ＴＴＬ回路）に使用される。第３図の回路図を参照す
ると、４１はＳＢＤ 、 ４２はｎ−ｐ−ｎバイポーラ
トランジスタ（以下単にトランジスタという）、Ｂ、Ｃ
，Ｅはそれぞれベース、コレクタ。
クランプされてトランジスタ・トランジスタ・ロジック
（ＴＴＬ回路）に使用される。第３図の回路図を参照す
ると、４１はＳＢＤ 、 ４２はｎ−ｐ−ｎバイポーラ
トランジスタ（以下単にトランジスタという）、Ｂ、Ｃ
，Ｅはそれぞれベース、コレクタ。
エミッタである。 ＳＢＤ ４１はトランジスタ４２の
コレクタとベースとの間に配置され、ＳＢＤ ４４によ
ってトランジスタの飽和状態が回避される。すなわち、
トランジスタのコレクタベース接合を順方向にバイアス
するには０．７ｖの電圧が必要であるのに対し、ＳＢＤ
を順方向にバイアスする電圧（Ｖｔ）は０．５ｖ程度と
低いからである。かくして、トランジスタが飽和に達し
、そのコレクタベース接合が順方向バイアス条件に近付
くと、ＳＢＤが電流をコレクタに流し、コレクタベース
電圧を０．５ｖ程度にクランプすることによって飽和状
態が回避される。
コレクタとベースとの間に配置され、ＳＢＤ ４４によ
ってトランジスタの飽和状態が回避される。すなわち、
トランジスタのコレクタベース接合を順方向にバイアス
するには０．７ｖの電圧が必要であるのに対し、ＳＢＤ
を順方向にバイアスする電圧（Ｖｔ）は０．５ｖ程度と
低いからである。かくして、トランジスタが飽和に達し
、そのコレクタベース接合が順方向バイアス条件に近付
くと、ＳＢＤが電流をコレクタに流し、コレクタベース
電圧を０．５ｖ程度にクランプすることによって飽和状
態が回避される。
前記したＡＪ／４５％５ｔ−ＴｉＮ −Ａｌ構造の電極
は、基板のシリコンとのコンタクト抵抗は低いが、ＳＯ
Ｄのｖｌｒが高すぎる問題がある。第３図を参照して説
明したＳＯＤのＶ−の高低によってトランジスタの飽和
状態が回避されるものであり、それぞれのトランジスタ
に対応してＳＢＤのｖ、７を高くまたは低く設定するこ
とが要求されるのであるが、第１図のＳＢＤにおいては
、そのＶｐの制御が自由にならないために、３層構造の
金属の種類を代えたり、またはＡｌ／ＳｉのＳｉの濃度
を変えるなどして設計上の要請に対応しなければならず
、それはＳＢＤの製造に要する時間と労力を増大する問
題が発生したのであり、この理由で、ＴＴＬなどでは第
３図のＳＢＤのコンタクト抵抗が低いにもかかわらず使
用に通しない状況にある。
は、基板のシリコンとのコンタクト抵抗は低いが、ＳＯ
Ｄのｖｌｒが高すぎる問題がある。第３図を参照して説
明したＳＯＤのＶ−の高低によってトランジスタの飽和
状態が回避されるものであり、それぞれのトランジスタ
に対応してＳＢＤのｖ、７を高くまたは低く設定するこ
とが要求されるのであるが、第１図のＳＢＤにおいては
、そのＶｐの制御が自由にならないために、３層構造の
金属の種類を代えたり、またはＡｌ／ＳｉのＳｉの濃度
を変えるなどして設計上の要請に対応しなければならず
、それはＳＢＤの製造に要する時間と労力を増大する問
題が発生したのであり、この理由で、ＴＴＬなどでは第
３図のＳＢＤのコンタクト抵抗が低いにもかかわらず使
用に通しない状況にある。
そこで本発明は、シリコン基板上のｉ／４５％Ｓｔ
ＴｉＮ−＾２の３層構造の電極をもったＳＢＤにおいて
、その順方向電圧（鞠）を自在に制御しうる電極の形成
方法を提供することを目的とする。
ＴｉＮ−＾２の３層構造の電極をもったＳＢＤにおいて
、その順方向電圧（鞠）を自在に制御しうる電極の形成
方法を提供することを目的とする。
上記問題点は、ショットキ・バリア・ダ、イオードの形
成において、半導体基板のエピタキシャル層に絶縁膜を
形成し、該絶縁膜を通してガードリング形成のためのイ
オン注入を行い、しかる後に絶縁膜に窓を開口する工程
、該半導体基板を真空または不活性ガス雰囲気において
２００℃〜６００℃の範囲内の温度でアニールする工程
、しかる後にシリコン含有アルミニウム（八β／Ｓｉ）
、チタンナイトライド（ＴｉＮ）およびアルミニウム（
Ａｌりを連続堆積し、パターニングによってＡ１／５ｉ
−ＴｉＮ −ＡＩの３Ｎ構造の電極を形成することを特
徴とする半導体装置の製造方法によって解決される。
成において、半導体基板のエピタキシャル層に絶縁膜を
形成し、該絶縁膜を通してガードリング形成のためのイ
オン注入を行い、しかる後に絶縁膜に窓を開口する工程
、該半導体基板を真空または不活性ガス雰囲気において
２００℃〜６００℃の範囲内の温度でアニールする工程
、しかる後にシリコン含有アルミニウム（八β／Ｓｉ）
、チタンナイトライド（ＴｉＮ）およびアルミニウム（
Ａｌりを連続堆積し、パターニングによってＡ１／５ｉ
−ＴｉＮ −ＡＩの３Ｎ構造の電極を形成することを特
徴とする半導体装置の製造方法によって解決される。
すなわち本発明では、Ａｌ／４５％５ｉのスパッタの前
に、真空チャンバ内で充分加熱することにより、 Ａｌ
／４５％５ｉ −ＴｉＮ −ＡＪ １７）ＳＢＤ （７
） Ｖｆを低（抑えると共にＶ、のウェハ内分布も最小
限に抑えることが可能になる。前記した加熱温度はＳＢ
ＤのＶ。
に、真空チャンバ内で充分加熱することにより、 Ａｌ
／４５％５ｉ −ＴｉＮ −ＡＪ １７）ＳＢＤ （７
） Ｖｆを低（抑えると共にＶ、のウェハ内分布も最小
限に抑えることが可能になる。前記した加熱温度はＳＢ
ＤのＶ。
と反比例関係にあることが本発明者の実験によって確認
された。第２図は、この実験によって得られた加熱温度
と臂との関係を示す線図で、横軸に加熱温度（’Ｃ）を
、縦軸ニＶＥ （ｍＶ）をとり、ＳＢＤの面積は２５６
μＩＩ＋２、電流は１０μＡであった。線への示す如く
、加熱温度の高低により５ＢＤ−Ｖを制御することが可
能になる。Ｖ、がこのように変化する理由は、 ＡＪ／
Ｓｉ中のＳｉの挙動によるものと解される。
された。第２図は、この実験によって得られた加熱温度
と臂との関係を示す線図で、横軸に加熱温度（’Ｃ）を
、縦軸ニＶＥ （ｍＶ）をとり、ＳＢＤの面積は２５６
μＩＩ＋２、電流は１０μＡであった。線への示す如く
、加熱温度の高低により５ＢＤ−Ｖを制御することが可
能になる。Ｖ、がこのように変化する理由は、 ＡＪ／
Ｓｉ中のＳｉの挙動によるものと解される。
以下、本発明を図示の一実施例により具体的に説明する
。
。
第１図は本発明実施例断面図である。
半導体基板（シリコンウェハ）１１のｎ型エピタキシャ
ル層１２の表面に５ｉ０２膜１３を形成し、エピタキシ
ャル層１２の表面層にガードリング１４を形成するため
にボロンイオン（Ｂ＋）を、加速電圧３５ＫｅＶ ＋
ドーズ量７ ＸＩＯ１′Ｉｃｍ−２の条件でイオン注入
し、９００℃で３０分アニールしてガードリング１４を
作り、しかる後に５ｉＯｚ膜１３に窓１５を開口する。
ル層１２の表面に５ｉ０２膜１３を形成し、エピタキシ
ャル層１２の表面層にガードリング１４を形成するため
にボロンイオン（Ｂ＋）を、加速電圧３５ＫｅＶ ＋
ドーズ量７ ＸＩＯ１′Ｉｃｍ−２の条件でイオン注入
し、９００℃で３０分アニールしてガードリング１４を
作り、しかる後に５ｉＯｚ膜１３に窓１５を開口する。
エピタキシャル層１２の露出した表面に形成される自然
酸化膜を除去するための前処理として、５％ＨＦ熔液に
１０秒シリコン基板１１を入れる。
酸化膜を除去するための前処理として、５％ＨＦ熔液に
１０秒シリコン基板１１を入れる。
次に、Ａｌ／４５％５ｉ−ＴｉＮの連続スパッタを行う
のであるが、このスパッタの直前に、スバ・ツタ装置の
ロード・ロック室の真空中で、２００℃〜６００℃の真
空加熱を５分行う。なお、この２００℃〜６００℃の温
度範囲は実験により最適と確認されたものである。次い
で連続スパッタでＡｌ１４５％Ｓｉを１２０人、ＴｉＮ
を２０００人の厚さに堆積する。ロード・ロック室を真
空にする代りに、不活性ガス雰囲気中で加熱してもよい
。
のであるが、このスパッタの直前に、スバ・ツタ装置の
ロード・ロック室の真空中で、２００℃〜６００℃の真
空加熱を５分行う。なお、この２００℃〜６００℃の温
度範囲は実験により最適と確認されたものである。次い
で連続スパッタでＡｌ１４５％Ｓｉを１２０人、ＴｉＮ
を２０００人の厚さに堆積する。ロード・ロック室を真
空にする代りに、不活性ガス雰囲気中で加熱してもよい
。
次いで純粋ＡＩをスパッタで７０００人の厚さにつけ、
真空チャンバにプラズマを発生させＡｒを導入するＲＦ
エツチングでＡ２をバターニングすると第３図に示され
る３層構造の電極が形成される。
真空チャンバにプラズマを発生させＡｒを導入するＲＦ
エツチングでＡ２をバターニングすると第３図に示され
る３層構造の電極が形成される。
以上のように本発明によれば、４２７４５％Ｓｉのスパ
ッタ前の真空アニールの温度により、Ａｌ／４５％５ｉ
−ＴｉＮ −ＡＪの３層構造の電極をもつＳＢＤのＶｐ
を、金属の種類を変えたりまたは八β／ＳｉのＳｔ濃度
をその都度変える゛ことなく自在に制御できる効果があ
る。
ッタ前の真空アニールの温度により、Ａｌ／４５％５ｉ
−ＴｉＮ −ＡＪの３層構造の電極をもつＳＢＤのＶｐ
を、金属の種類を変えたりまたは八β／ＳｉのＳｔ濃度
をその都度変える゛ことなく自在に制御できる効果があ
る。
第１図は本発明実施例断面図、
第２図はＳＢＤ 心製造における基板Φ加熱温度とＶ（
の関係を示す線図、 第３図はバイポーラトランジスタにクランプされたＳＢ
Ｄを示す回路図である。 図中、 １１はシリコン基板、 １２はエピタキシャル層、 １３は ５ｉ０２膜、 １４はガードリング、 １５は窓、 １６は Ａｎ／４５％Ｓｉ膜、 １７はＴｉＮ膜、 １８はＡＪ配線 を示す。 特許出願人 富士通株式会社 代理人弁理士 久木元 彰
の関係を示す線図、 第３図はバイポーラトランジスタにクランプされたＳＢ
Ｄを示す回路図である。 図中、 １１はシリコン基板、 １２はエピタキシャル層、 １３は ５ｉ０２膜、 １４はガードリング、 １５は窓、 １６は Ａｎ／４５％Ｓｉ膜、 １７はＴｉＮ膜、 １８はＡＪ配線 を示す。 特許出願人 富士通株式会社 代理人弁理士 久木元 彰
Claims (1)
- 【特許請求の範囲】 ショットキ・バリア・ダイオードの形成において、 半導体基板（１１）のエピタキシャル層（１２）に絶縁
膜（１３）を形成し、該絶縁膜（１３）を通してガード
リング（１４）形成のためのイオン注入を行い、しかる
後に絶縁膜（１３）に窓（１５）を開口する工程、 該半導体基板（１１）を真空または不活性ガス雰囲気に
おいて２００℃〜６００℃の範囲内の温度でアニールす
る工程、 しかる後に、シリコン含有アルミニウム（Ａｌ／Ｓｉ）
、チタンナイトライド（ＴｉＮ）およびアルミニウム（
Ａｌ）を連続堆積し、パターニングによってＡｌ／Ｓｉ
−ＴｉＮ−Ａｌの３層構造の電極を形成することを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62318486A JPH01161760A (ja) | 1987-12-18 | 1987-12-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62318486A JPH01161760A (ja) | 1987-12-18 | 1987-12-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01161760A true JPH01161760A (ja) | 1989-06-26 |
Family
ID=18099656
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62318486A Pending JPH01161760A (ja) | 1987-12-18 | 1987-12-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01161760A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5789311A (en) * | 1994-09-26 | 1998-08-04 | Fuji Electric Co., Ltd. | Manufacturing method of SiC Schottky diode |
-
1987
- 1987-12-18 JP JP62318486A patent/JPH01161760A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5789311A (en) * | 1994-09-26 | 1998-08-04 | Fuji Electric Co., Ltd. | Manufacturing method of SiC Schottky diode |
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