JPH04219928A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04219928A JPH04219928A JP2404195A JP40419590A JPH04219928A JP H04219928 A JPH04219928 A JP H04219928A JP 2404195 A JP2404195 A JP 2404195A JP 40419590 A JP40419590 A JP 40419590A JP H04219928 A JPH04219928 A JP H04219928A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は高集積度・高速の半導体
装置の製造方法に関する。
装置の製造方法に関する。
【０００２】
【従来の技術】半導体集積回路の高密度化に伴ってその
構成要素であるＭＯＳトランジスタも縮小化されるが、
このような装置においては深さ方向の縮小化も実施しな
くては正常なトランジスタ動作を維持することはできな
い。そしてこの要請は高速動作が可能でかつ接合リーク
電流の少ないＭＯＳトランジスタを構成することと相反
する。
構成要素であるＭＯＳトランジスタも縮小化されるが、
このような装置においては深さ方向の縮小化も実施しな
くては正常なトランジスタ動作を維持することはできな
い。そしてこの要請は高速動作が可能でかつ接合リーク
電流の少ないＭＯＳトランジスタを構成することと相反
する。
【０００３】以上の問題を解決するために最近注目され
ているのが、シリコン基板における不純物高濃度層の上
層に低抵抗の高融点金属のシリサイド層をシリコン露出
領域に自己整合的に形成する技術（シリサイド化接合法
）である。この方法においては多くの場合は不純物導入
法としてイオン注入が採用される。そして不純物導入と
シリサイド層形成に関する時間的前後関係は大別して以
下の３通りの方式が報告されている。
ているのが、シリコン基板における不純物高濃度層の上
層に低抵抗の高融点金属のシリサイド層をシリコン露出
領域に自己整合的に形成する技術（シリサイド化接合法
）である。この方法においては多くの場合は不純物導入
法としてイオン注入が採用される。そして不純物導入と
シリサイド層形成に関する時間的前後関係は大別して以
下の３通りの方式が報告されている。
【０００４】（１） シリコン基板の上に不純物導入
を行った後、その上層部にシリサイド層を形成する方法
が例えばアイ・イー・ディー・エム８２（１９８２）第
７１４頁から第７１７（ＩＥＤＭ Ｔｅｃｈ．Ｄｉｇ．
，）（１９８２）ｐｐ７１４−７１７）に報告されてい
る。
を行った後、その上層部にシリサイド層を形成する方法
が例えばアイ・イー・ディー・エム８２（１９８２）第
７１４頁から第７１７（ＩＥＤＭ Ｔｅｃｈ．Ｄｉｇ．
，）（１９８２）ｐｐ７１４−７１７）に報告されてい
る。
【０００５】（２） シリコン基板の上に金属を全面
堆積した時点で不純物注入を行い、次にシリサイド層を
形成する方法が例えばアイ・イー・イー・イー・トラン
ザクション３１（１９８４）第１３２９頁から第１３３
４頁（ＩＥＥＥ Ｔｒａｎｓ．３１（１９８４）ｐｐ１
３２９−１３３４）に報告されている。
堆積した時点で不純物注入を行い、次にシリサイド層を
形成する方法が例えばアイ・イー・イー・イー・トラン
ザクション３１（１９８４）第１３２９頁から第１３３
４頁（ＩＥＥＥ Ｔｒａｎｓ．３１（１９８４）ｐｐ１
３２９−１３３４）に報告されている。
【０００６】（３）シリコン基板の上にシリサイド層を
形成した後、不純物注入を行う方法が例えばブイ・エル
・エス・アイ・シンポジウム１９８６（１９８６年）第
４９頁から第５０頁（１９８６ Ｓｙｍｐｏｓｉｎｍ
ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｇｙ Ｄｉｇｅｓｔ
ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ（１９８６）
ｐｐ４９−５０）に報告されている。
形成した後、不純物注入を行う方法が例えばブイ・エル
・エス・アイ・シンポジウム１９８６（１９８６年）第
４９頁から第５０頁（１９８６ Ｓｙｍｐｏｓｉｎｍ
ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｇｙ Ｄｉｇｅｓｔ
ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ（１９８６）
ｐｐ４９−５０）に報告されている。
【０００７】
【発明が解決しようとする課題】しかしながら上記の従
来のシリサイド化接合法をＭＯＳトランジスタのソース
、ドレイン領域形成法として、大規模集積回路に適用す
る限り、接合深さが浅く維持される必要がある。しかし
不純物導入法としてイオン注入を用いる限り、従来の技
術における３通りのどの方式においても、イオン注入時
の不純物分布よりも浅い接合深さが実現できないことと
、さらにこのイオン注入時にシリコン基板側に結晶欠陥
を誘発するという課題を有していた。特に接合深さに関
しては、注入不純物としてボロン（Ｂ）を用いる場合、
投影飛程（Ｒｐ）が大きくなるので深刻である。 本
発明は上記従来の課題を解決するもので、実用的な大規
模集積回路製造上の工程を増やすことなく、接合深さが
浅くかつシリコン基板中の結晶欠陥が少ないシリサイド
化接合を形成することができる半導体装置の製造方法を
提供することを目的としている。
来のシリサイド化接合法をＭＯＳトランジスタのソース
、ドレイン領域形成法として、大規模集積回路に適用す
る限り、接合深さが浅く維持される必要がある。しかし
不純物導入法としてイオン注入を用いる限り、従来の技
術における３通りのどの方式においても、イオン注入時
の不純物分布よりも浅い接合深さが実現できないことと
、さらにこのイオン注入時にシリコン基板側に結晶欠陥
を誘発するという課題を有していた。特に接合深さに関
しては、注入不純物としてボロン（Ｂ）を用いる場合、
投影飛程（Ｒｐ）が大きくなるので深刻である。 本
発明は上記従来の課題を解決するもので、実用的な大規
模集積回路製造上の工程を増やすことなく、接合深さが
浅くかつシリコン基板中の結晶欠陥が少ないシリサイド
化接合を形成することができる半導体装置の製造方法を
提供することを目的としている。
【０００８】
【課題を解決するための手段】この目的を達成するため
に本発明の半導体装置の製造方法は、シリコン基板の上
にドーパントとなる原子を構成要素として含有する金属
をターゲットとしてスパッタリングすることにより金属
薄膜を堆積した後、熱処理を行うことによりシリサイド
化接合を形成するものである。
に本発明の半導体装置の製造方法は、シリコン基板の上
にドーパントとなる原子を構成要素として含有する金属
をターゲットとしてスパッタリングすることにより金属
薄膜を堆積した後、熱処理を行うことによりシリサイド
化接合を形成するものである。
【０００９】
【作用】この構成によって、不純物導入時の接合深さが
極めて浅くかつシリコン基板中に発生する結晶欠陥密度
が少ないシリサイド化接合を得ることができる。
極めて浅くかつシリコン基板中に発生する結晶欠陥密度
が少ないシリサイド化接合を得ることができる。
【００１０】
【実施例】図１は本発明の一実施例における半導体装置
の製造方法を用いてシリサイド化接合を形成する工程断
面図である。図１（ａ）に示すように、１は面方位（１
００）のシリコン基板、２は素子間分離用に形成された
酸化膜である。このシリコン基板１の表面の自然酸化膜
を除去するために弗酸水溶液により湿式処理を行った後
、さらにシリコン基板１の活性面を露出させるためアル
ゴンイオンによるスパッタクリーニングを行った。この
時のスパッタ条件はＳｉＯ２膜が約７ｎｍスパッタリン
グされる条件である。
の製造方法を用いてシリサイド化接合を形成する工程断
面図である。図１（ａ）に示すように、１は面方位（１
００）のシリコン基板、２は素子間分離用に形成された
酸化膜である。このシリコン基板１の表面の自然酸化膜
を除去するために弗酸水溶液により湿式処理を行った後
、さらにシリコン基板１の活性面を露出させるためアル
ゴンイオンによるスパッタクリーニングを行った。この
時のスパッタ条件はＳｉＯ２膜が約７ｎｍスパッタリン
グされる条件である。
【００１１】次に図１（ｂ）に示すように、同一真空槽
内においてシリコン基板１の全面にチタン膜３をＤＣマ
グネトロンスパッタ法により３５〜５０ｎｍ堆積する。 このときのスパッタリングターゲットはシリサイド化接
合としてｎ＋拡散層を形成しようとする場合はヒ素を、
ｐ＋拡散層を形成しようとする場合はほう素を、構成主
元素である金属チタンに対して１〜５％（モル濃度）含
有したものを使用する。必要に応じてこのチタン膜３の
スパッタ堆積時にシリコン基板１側にＲＦ電力（１３．
５６ＭＨｚ）を自己バイアス成分が−０．３〜−０．７
ＫＶの範囲で印加することにより、チタン膜３とシリコ
ン基板１の表面層に不純物（ｎ＋拡散層の場合はヒ素、
ｐ＋拡散層の場合はほう素）を導入することができる。
内においてシリコン基板１の全面にチタン膜３をＤＣマ
グネトロンスパッタ法により３５〜５０ｎｍ堆積する。 このときのスパッタリングターゲットはシリサイド化接
合としてｎ＋拡散層を形成しようとする場合はヒ素を、
ｐ＋拡散層を形成しようとする場合はほう素を、構成主
元素である金属チタンに対して１〜５％（モル濃度）含
有したものを使用する。必要に応じてこのチタン膜３の
スパッタ堆積時にシリコン基板１側にＲＦ電力（１３．
５６ＭＨｚ）を自己バイアス成分が−０．３〜−０．７
ＫＶの範囲で印加することにより、チタン膜３とシリコ
ン基板１の表面層に不純物（ｎ＋拡散層の場合はヒ素、
ｐ＋拡散層の場合はほう素）を導入することができる。
【００１２】次に図１（ｃ）に示すように、窒素ガス導
入が可能なランプアニーラーにより、６００〜６５０℃
の温度範囲で６０秒間以内の熱処理をし、シリコン基板
１の上のチタン膜３のシリサイド化を行う。その後Ｈ２
ＳＯ４＋Ｈ２Ｏ２を用いて、窒化チタンおよび未反応チ
タンを選択的に除去することにより、チタンシリサイド
の素子間分離用酸化膜２の上への這い上がり（横方向成
長）がなく、シリコン基板１の上にのみチタンシリサイ
ド層４が形成される。 さらにチタンシリサイド層４を安定な結晶構造とするた
め窒素雰囲気中において７５０〜８５０℃の温度範囲で
再びランプアニールを行う。
入が可能なランプアニーラーにより、６００〜６５０℃
の温度範囲で６０秒間以内の熱処理をし、シリコン基板
１の上のチタン膜３のシリサイド化を行う。その後Ｈ２
ＳＯ４＋Ｈ２Ｏ２を用いて、窒化チタンおよび未反応チ
タンを選択的に除去することにより、チタンシリサイド
の素子間分離用酸化膜２の上への這い上がり（横方向成
長）がなく、シリコン基板１の上にのみチタンシリサイ
ド層４が形成される。 さらにチタンシリサイド層４を安定な結晶構造とするた
め窒素雰囲気中において７５０〜８５０℃の温度範囲で
再びランプアニールを行う。
【００１３】次に図１（ｄ）に示すように、ＣＶＤ法に
より層間絶縁膜６を堆積し、導入不純物の活性化と層間
絶縁膜６の稠密平坦化のため電気炉中で９００℃，３０
分間の熱処理を行う。この熱処理により、図１（ｂ）の
チタン膜３堆積時に導入された不純物はシリコン基板１
の表面近傍で活性化されてｐｎ接合面５を形成する。こ
のときの接合深さｘｊはヒ素拡散によるｎ＋／ｐ接合で
０．１μｍ以下、ほう素によるｐ＋／ｎ接合で０．２μ
ｍ以下とすることができる。なお、活性化熱処理におい
て１０００〜１０２５℃、１０秒のランプアニールを用
いることにより、ほう素拡散によるｐ＋／ｎ接合におい
ても０．１μｍ以下の接合深さを実現することができる
。さらに上記実施例においては、不純物導入時のエネル
ギーは加速エネルギーに換算して０．７ｋｅＶ以下であ
り、イオン注入法による場合と比べて極めて低くなって
いる。故に不純物導入時に発生するシリコン基板１の結
晶欠陥密度、その活性化熱処理時における導入不純物の
増速拡散と２次欠陥の誘発を格段に抑制することが可能
になる。
より層間絶縁膜６を堆積し、導入不純物の活性化と層間
絶縁膜６の稠密平坦化のため電気炉中で９００℃，３０
分間の熱処理を行う。この熱処理により、図１（ｂ）の
チタン膜３堆積時に導入された不純物はシリコン基板１
の表面近傍で活性化されてｐｎ接合面５を形成する。こ
のときの接合深さｘｊはヒ素拡散によるｎ＋／ｐ接合で
０．１μｍ以下、ほう素によるｐ＋／ｎ接合で０．２μ
ｍ以下とすることができる。なお、活性化熱処理におい
て１０００〜１０２５℃、１０秒のランプアニールを用
いることにより、ほう素拡散によるｐ＋／ｎ接合におい
ても０．１μｍ以下の接合深さを実現することができる
。さらに上記実施例においては、不純物導入時のエネル
ギーは加速エネルギーに換算して０．７ｋｅＶ以下であ
り、イオン注入法による場合と比べて極めて低くなって
いる。故に不純物導入時に発生するシリコン基板１の結
晶欠陥密度、その活性化熱処理時における導入不純物の
増速拡散と２次欠陥の誘発を格段に抑制することが可能
になる。
【００１４】なお本実施例では、シリサイドを形成する
金属としてチタンを用いたが、ジルコニウム，タンタル
，モリブデン，タングステン，ニッケル，コバルト，プ
ラチナまたはパラジウムを使用することができる。さら
に本実施例ではｎ＋拡散ドーパントとしてヒ素、ｐ＋拡
散ドーパントとしてほう素を金属スパッタリングターゲ
ット中に混入させたが、ｎ＋拡散ドーパントとしてりん
またはアンチモン、ｐ＋拡散ドーパントとしてアルミニ
ウム、ガリウムまたはインジウムを用いることができる
。 図２は本発明による製造方法をＭＯＳトランジス
タのソース、ドレイン領域の形成に適用した一実施例を
示す工程断面図である。図２（ａ）に示すように面方位
（１００）のシリコン基板１の表面に、素子間分離用酸
化膜２によるパターニングと、ゲート電極７を被覆する
酸化膜８とゲート酸化膜９のパターンを形成する。この
ときｎチャネルトランジスタ領域においてＬＤＤ（ｌｉ
ｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ）構造が必要な場
合は、ゲート電極７を形成した後でかつゲート電極７を
被覆する酸化膜８の形成の前に、ゲート電極７を自己整
合イオン注入マスクとして低濃度ｎ型拡散層を形成して
おく。図２（ａ）の工程以降は、図１において説明した
製造方法と全く同様の方法により、ＭＯＳトランジスタ
のソース、ドレイン領域１０をシリサイド化接合にて形
成することができる。図２（ｂ）に示すように、シリコ
ン基板１の全面にチタン膜３を３５〜５０ｎｍ堆積する
。この時のスパッタリングターゲットは、ソース、ドレ
イン領域を形成するに必要なドーパントを含有したもの
を使用する。次に図２（ｃ）に示すように、シリコン基
板１の上のチタン膜３のシリサイド化を行った後、Ｈ２
ＳＯ４＋Ｈ２Ｏ２を用いて窒化チタンおよび未反応チタ
ンを選択的に除去する。次に図２（ｄ）に示すように、
ＣＶＤ法により層間絶縁膜６を堆積し、不純物の活性化
と層間絶縁膜６の稠密平坦化のための熱処理を行う。こ
のようにしてｐｎ接合面５とソース領域およびドレイン
領域１０が形成される。
金属としてチタンを用いたが、ジルコニウム，タンタル
，モリブデン，タングステン，ニッケル，コバルト，プ
ラチナまたはパラジウムを使用することができる。さら
に本実施例ではｎ＋拡散ドーパントとしてヒ素、ｐ＋拡
散ドーパントとしてほう素を金属スパッタリングターゲ
ット中に混入させたが、ｎ＋拡散ドーパントとしてりん
またはアンチモン、ｐ＋拡散ドーパントとしてアルミニ
ウム、ガリウムまたはインジウムを用いることができる
。 図２は本発明による製造方法をＭＯＳトランジス
タのソース、ドレイン領域の形成に適用した一実施例を
示す工程断面図である。図２（ａ）に示すように面方位
（１００）のシリコン基板１の表面に、素子間分離用酸
化膜２によるパターニングと、ゲート電極７を被覆する
酸化膜８とゲート酸化膜９のパターンを形成する。この
ときｎチャネルトランジスタ領域においてＬＤＤ（ｌｉ
ｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ）構造が必要な場
合は、ゲート電極７を形成した後でかつゲート電極７を
被覆する酸化膜８の形成の前に、ゲート電極７を自己整
合イオン注入マスクとして低濃度ｎ型拡散層を形成して
おく。図２（ａ）の工程以降は、図１において説明した
製造方法と全く同様の方法により、ＭＯＳトランジスタ
のソース、ドレイン領域１０をシリサイド化接合にて形
成することができる。図２（ｂ）に示すように、シリコ
ン基板１の全面にチタン膜３を３５〜５０ｎｍ堆積する
。この時のスパッタリングターゲットは、ソース、ドレ
イン領域を形成するに必要なドーパントを含有したもの
を使用する。次に図２（ｃ）に示すように、シリコン基
板１の上のチタン膜３のシリサイド化を行った後、Ｈ２
ＳＯ４＋Ｈ２Ｏ２を用いて窒化チタンおよび未反応チタ
ンを選択的に除去する。次に図２（ｄ）に示すように、
ＣＶＤ法により層間絶縁膜６を堆積し、不純物の活性化
と層間絶縁膜６の稠密平坦化のための熱処理を行う。こ
のようにしてｐｎ接合面５とソース領域およびドレイン
領域１０が形成される。
【００１５】また図１に示す実施例を用いて、浅いベー
スコンタクト領域およびエミッタ領域を形成することに
より、高性能のバイポーラトランジスタを製造すること
ができる。
スコンタクト領域およびエミッタ領域を形成することに
より、高性能のバイポーラトランジスタを製造すること
ができる。
【００１６】
【発明の効果】以上のように本発明は、微細ＭＯＳトラ
ンジスタのソース、ドレイン等の浅い拡散層の上に自己
整合的にシリサイド層を裏打ちした構造のシリサイド化
接合を形成するに際し、極めて浅い接合深さおよびシリ
コン基板中の低い結晶欠陥密度の実現を可能にするもの
であり、超微細な半導体装置の製造に大きく寄与するも
のである。
ンジスタのソース、ドレイン等の浅い拡散層の上に自己
整合的にシリサイド層を裏打ちした構造のシリサイド化
接合を形成するに際し、極めて浅い接合深さおよびシリ
コン基板中の低い結晶欠陥密度の実現を可能にするもの
であり、超微細な半導体装置の製造に大きく寄与するも
のである。
【図１】本発明の一実施例における半導体装置の製造方
法を用いてシリサイド化接合を形成する工程断面図
法を用いてシリサイド化接合を形成する工程断面図
【図
２】本発明による製造方法をＭＯＳトランジスタのソー
ス、ドレイン領域の形成に適用した一実施例を示す工程
断面図
２】本発明による製造方法をＭＯＳトランジスタのソー
ス、ドレイン領域の形成に適用した一実施例を示す工程
断面図
１ シリコン基板
３ チタン膜（金属薄膜）
Claims (6)
- 【請求項１】シリコン基板中に入って導電型を決定する
元素を含有し、シリコン基板との間にシリサイドを形成
する金属をターゲットとしてスパッタリングすることに
より前記シリコン基板の上に金属薄膜を堆積した後、熱
処理を行うことによりシリサイド化接合を形成する半導
体装置の製造方法。 - 【請求項２】シリサイドを形成する金属が、ＩＶａ族元
素であるチタン、ジルコニウム、Ｖａ族元素であるタン
タル、ＶＩａ族元素であるモリブデン、タングステン、
鉄族元素であるニッケル、コバルトまたは貴金属元素で
あるプラチナ、パラジウムの内１種類以上の元素からな
る請求項１記載の半導体装置の製造方法。 - 【請求項３】導電型を決定する元素が、りん、ヒ素また
はアンチモンである請求項１記載の半導体装置の製造方
法。 - 【請求項４】導電型を決定する元素が、ほう素、アルミ
ニウム、ガリウムまたはインジウムである請求項１記載
の半導体装置の製造方法。 - 【請求項５】請求項１記載の製造方法によりＭＯＳトラ
ンジスタのソースおよびドレインを形成する半導体装置
の製造方法。 - 【請求項６】請求項１記載の製造方法によりバイポーラ
トランジスタのベースコンタクト領域およびエミッタ領
域を形成する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2404195A JPH04219928A (ja) | 1990-12-20 | 1990-12-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2404195A JPH04219928A (ja) | 1990-12-20 | 1990-12-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04219928A true JPH04219928A (ja) | 1992-08-11 |
Family
ID=18513890
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2404195A Pending JPH04219928A (ja) | 1990-12-20 | 1990-12-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04219928A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07169713A (ja) * | 1993-12-16 | 1995-07-04 | Nec Corp | 半導体装置の製造方法 |
| US5880797A (en) * | 1995-12-25 | 1999-03-09 | Sharp Kabushiki Kaisha | LCD with different surface free energies between insulator and pixel electrode |
| JP2012074549A (ja) * | 2010-09-29 | 2012-04-12 | Toshiba Corp | 半導体装置の製造方法 |
Citations (5)
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| JPS6063962A (ja) * | 1984-08-06 | 1985-04-12 | Fujitsu Ltd | バイポ−ラトランジスタの製造方法 |
| JPH01234549A (ja) * | 1988-03-10 | 1989-09-19 | Dana Corp | 車軸を形成する合金組成物及び形成法 |
| JPH022136A (ja) * | 1988-06-14 | 1990-01-08 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH0235720A (ja) * | 1988-07-26 | 1990-02-06 | Matsushita Electric Ind Co Ltd | Ｍｏｓ型半導体装置の製造方法 |
-
1990
- 1990-12-20 JP JP2404195A patent/JPH04219928A/ja active Pending
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