JPH01161774A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、例えば微細なゲートを形成できる半導体装
置の製造方法に関するものである。

〔従来の技術〕

第６図（ａ）は−殻内なＧａＡｓＦＥＴのチップパター
ン配置図である。

乙の図において、１はＧａＡｓからなる基板で、点線で
示した部分の内側がｎ形動作層１ａの部分であり、外側
は半絶縁性の部分である。ｎ形動作層１ａの部分は、選
択イオン注入法で形成してもよいが、半絶縁性基板の全
面にｎ形層をエピタキシャル成長させた後、所定の部分
（点線の内側）のみを残してエツチングして形成しても
よい。２゜３．４はソース電極、ゲート電極、ドレイン
電極、２ａ、３ａ、ｄａは組立ての際にボンディング用
パッドとなるパッド部で、それぞれのｍ＄ｆ１２，３゜
４を引き出す。ソースＮＳ２およびドレイン電極４（パ
ッド部２ａ、４ａも含む）はオーム性電極であり、Ａｕ
Ｇｅ合金を主体に作られることが多い。

ゲート電極３はショットキ接合を形成する電極であり、
ＧａＡｓに対して良好なショットキ接合を形成する金属
が醍われ、例えば単体ｌ・ランジスタではアルミニウム
（Ａｔ’）が多く用いられている。

また、ＧａＡｓＩＣではチタン（Ｔｉ）を主体にした多
層金属やタングステンシリサイド（ＷＳｉ）のような高
融点金属が使われている。

さらに、各パッド部２ａ、３ａ、４ａには、ボンディン
グ性の改善のため、金（Ａｕ）を厚（付着させることも
行われている。

第６図（ｂ）は、第６図（、）のＢ−Ｂ’　ｌｉ！で示
した部分の拡大断面図である。

この図において、Ｌ、。はソース・ドレイン間隔を示し
、通常数ｐ程度である。しわはゲート長を示し、通常ｌ
ｌｎｍ以下である。

ところで、ＧａＡｓＦＥＴの性能改善に寄与する構造パ
ラメータの中で、第１の因子は上記のゲート長Ｌ１であ
る。すなわちＧａＡｓＦＥＴのカットオフ周波数１丁は
、 ■ Ｆｔ２　　　　　　　　　　　・・・・・・・・（１）
で与えられる（ｖ、は電子の飽和速度である。）また、
雑音指数Ｆ０は、ゲート抵抗値をＲ１１ｐソース抵抗値
をＲ客、伝達コンダクタンスをＩ、動作周波数をｆとす
ると、 Ｆｏ＝１＋　ｆ　Ｌ＠　　ｇｅｍ　Ｒ＊＋Ｒ＠　／　４
・・・・・・（２）で与えられ、これらの式はいずれも
ゲート長し。

を小さくする程カットオフ周波数ｆｖ’が上り、雑音指
数Ｆ、が下ることを示している。

次に従来法によるＧａＡｓＦＥＴの製造方法について説
明する。

ＧａＡｓＦＥＴの製造方法としては、ソース電極２およ
びドレイン電極４を先に形成する方法と、ゲート電極３
を先に形成する方法とがあるが、ここではゲート電極３
を先に形成する方法を第７図（ａ）〜（ｆ）を参照して
説明する。

第７図（ａ）〜（ｆ）は従来のＧａＡｓＦＥＴの製造方
法を説明するための断面図である。

これらの図において、第６図（ａ）Ｆ　（ｂ）と同一符
号は同一のものを示し、５，６はフォトレジスト、５ａ
、６ａは窓である。

まず、第７図（ａ）に示すような上部にｎ形動作層１ａ
が形成された基板１を用意する。

次に、この基板１上にフォトレジス）・５を塗布し、ゲ
ート形成用のマスクを用いて露光、現像を行い、第７図
（ｂ）に示すように、ゲートが形成されるべき部分に窓
５ａを形成する。この際、窓５ａの幅はゲート長し、に
対応する寸法でなければならない。通常市販されている
ＧａＡｓＦＥＴはゲート長Ｌ６が１４以上のものはほと
んどなく、０．５〜ＩＢの間のものが多い。ゲート長り
、＝０．５μｍとすれば、窓５ａの幅は０．５１に解像
されたものでなければならない。ところが、マスクを用
いた光学露光方式によって窓５ａを形成する場合は、０
、５　Ｂｔｕの群像を得る乙とは解像の幅が光の波長に
近づくため、極めて困難となってくる。また、と、のよ
うな微細な寸−を再現性良く得るためには、使用するマ
スクの寸法精度が同一マスク内ではもちろん、同一仕様
のマスク間でも十分に高く保たれていることが必要で、
ゲート形成用のマスクに対する要求は極めて厳しいもの
になる。また、前述したゲート形成工程に伴うフォトレ
ジスト５の塗布、露光、現像などの処理は湿式処理であ
り、制御性が悪いのが普通である。すなわち、再現性良
く窓５ａを形成しようとすると、フォトレジストと共に
、処理時の温度や湿度，処理時間等の処理条件を最適化
し、常に一定の処理条件を保つ必要がある。

このように、細心の注意を払って窓５ａを形成しても、
その幅はせいぜい０．５．Ｍ程度である。さらに、微細
な寸法、例えば０．２μ−程度にする方法としては、フ
ォトレジスト ムやイオンビームを用いてフォトレジスト５上に直接描
画し、感光させ、現像する方法があり、微細ゲート形成
にはしばしば用いられている。しかしながら、この方法
は１本１本のゲートを直接描画するため時間がかかる。

すなわちスループットが悪いという欠点があると共に描
画装置が非常に高価であるため、−殻内には採用できな
い。

次に、第７図（ｅ）に示すように、金属３ｏを全面に蒸
着する。この蒸着には、例えばアルミニウム（Ａｔ’）
が用いられる。

次に、基板１−全体をフォトレジスト５を溶解する液（
レジスト除去液）に浸し、フォトレジスト５を溶解除去
する。この時、フォトレジスト５上に付着した金属３０
も同時に除去され、第７図（ｄ）に示すように、基板１
上にはゲート電極３が形成される。乙のように、蒸着膜
をフ才）−レジスト５と共に除去する方法をリフトオフ
法という。

次に、第７図（ｅ）に示すように、フォトＬ・ジストロ
を塗布し、ソース・ドレインが形成されるべき部分に窓
６ａを形成したのち、オーム性電極金属（例えばＡ　ｕ
Ｇ　ｅＮ　ｉ）を蒸着・リフトオフし、第７図（ｆ）に
示すように、ソース電極２およびドレイン電極４を形成
すればＧａＡｓＦＥＴが完成する。

〔発明が解決しようとする問題点〕

上記のような従来のＧａＡｓＦＥＴの製造方法では、高
性能化を図るために必要な微細なゲートを再現性良く、
安定に、かつ安価に形成することは不可能であった。

この発明は、かかる問題点を解決するためになされたも
ので、微細なゲートを再現性良く、安定に、かつ安価に
実現できる半導体装置の製造方法を得ることを目的とす
る。

〔問題点を解決するための手段〕

乙の発明に係る半導体装置の製造方法は、基板上に側面
が垂直な薄膜を形成する工程と、基板上に薄膜の側面お
よび上面を被覆する金属層を形成する工程と、薄膜の側
面部分を残して金属層をエツチングする工程と、薄膜を
除去する工程とを含むものである。

〔作用〕

この発明においては、薄膜の側面部分に残る金属層の幅
が金属層の膜厚とほぼ等しくなり、金属層の幅が金属層
の膜厚によって制御される。

〔実施例〕

第１図（ａ）〜（ｐ）はこの発明の半導体装置の製造方
法の一実施例を説明するための図であり、第１図（ａＬ
　（ｃＬ　（ｅＬ　（ｇＬ　（ｔＬ　（ｋＬ　（ｍＬ（
０）は平面図、第１図（ｂ）＃　（ｄ）、（ｆ）Ｆ　（
ｈ）。

（ｊ）、（ｔ’）、（ｎＬ　（ｐ）は断面図である。

これらの図において、第６図（ａ）、（ｂ）および第７
図（ａ）〜（ｆ）と同一符号は同一のものを示し、２ｂ
、４ｂは多層金属層、７は薄膜である。

次に製造工程について説明する。

まず、第１図（ａＬ　（ｂ）に示↑ように、半絶縁性Ｇ
ａＡｓからなる基板１上の点線で示した部分にｎ形動作
層１ａを形成する。このｎ形動作層１ａは、イオン注入
法やエビタキンヤル成長法により形成でき、イオン注入
法ではｎ形動作層１ａが基板１内に埋め込まれた形にな
り、工ぜタキシャル成長法の場合は基板１上に積まれた
形になる。ここではイオン注入法によるものとして説明
する。

なお、以後説明に用いる図面ではｎ形動作層１ａを示す
点線は省略しである。

次に、基板１の全面に、例えばＳｉＯ２からなる薄膜７
を付着させる。この薄１１５１ｉ７の材料はＳｉｎ。

に限定されることはなく、後で述べるエツチングができ
るものであれば何であってもよい。この薄膜７の形成方
法としては、例えばプラズマＣＶＤ法があるが、材質に
、よってはスパッタ法、あるいは蒸着によっても良く、
面内に均一に薄膜７が形成できる方法であればどのよう
な方法であってもよい。そして薄膜７の形成後、フ第１
・レジスト（図示せず）を塗布し、写真製版により所要
部分を残し、不要部分をエツチング除去して第１図（Ｃ
）。

（ｄ）に示すように、薄膜７を基板１の上に残す。

この際、薄膜７の側面が基板１に対して垂直になるよう
に、写真製版およびエツチングの条件を選んでおく。

次いで、例えばアルミニウム（／Ｍ）からなる金属３０
を第１図（ｅ）、（ｆ）に示すように全面にわたって付
着させる。

乙の際、薄膜７の側面に金属３ｏが十分付着するように
する。

次いで、例えばＲＩＥ　（リアクチ、ｆブ・イオン・エ
ツチング）法などの異方性エツチングにより金属３０を
エツチング除去して、第１図（ｇ）、（ｈ）に示すよう
に、薄膜７の側面にのみ金属３０が付着した状態となる
ようにする。

次に、薄膜７をエツチングにより除去して第１図（ｉ）
、（ｊ）に示すように、金属３０のみが基板１の上に残
るようにする。

このようにして形成された金属３０の幅りは極めて小さ
く、かつ容易に制御が可能である。なぜならば、基本的
に金属３０の幅りは堆積した金属３ｏの膜厚に近い（実
際には膜厚よりやや薄い）ものであり、膜厚は数百〜数
千人程度の薄さで精密に制御し、堆積することが可能で
あるためである。

次に、第１図（ｋ）、＜１＞に示すように、金属３０の
不要部分をエツチングにより除去する。

次に、第１図（、）、（ｎ）に示すように、金属３０の
両側にＦＥＴのソース電極２およびドレイン電極４を形
成する。この形成方法は従来法と同じ＜Ａ　ｕＧ　ｅＮ
　ｉなどのオーム性金属を付着させた後、４００℃前後
の温度で熱処理することで形成できる。

以上の工程では、まだゲート電極３を構成するための金
属３０からの引出し部（パッド部３ｎ）がないうえ、ソ
ース電極２およびドレイン電極４６オーム性金属だけで
はボンデ５ｒング性が悪（これらを改菅しておく必要が
ある。

このため、第１図（ｏ）、（ｐ）に示すように、金属３
０の引出し部として、パッド部３ａを、ソース電極２お
よびドレイン電極４にはパッド部２ａ。

４ａを主体として、例えばＴ’　ｉ　／　Ｍ　ｏ／Ａ　
ｕの３層からなる多層金属層２ｂ、４ｂを重ねて形成し
てＧａＡｓＦＥＴを完成させる。

この発明によれば、微細なゲート長のＧａＡｓＦＥＴを
微細なパターンのマスクを用いずに容易に形成でき、光
学露光方式では不可能で、従来は電子ビームやイオンビ
ームによらざるを得ず、高価な装置と低いスループット
のゆえに極めて限られた場合のみしか製造できなかった
０、　５　Ｉｎｓ以下のゲート長のＧａＡｓＦＥＴも容
易に製造できるようになる。

また、この発明では、微細パターンの形成に露光技術や
現像技術ではなく、成膜技術やエツチング技術が重要な
役割を果しているが、これらの技術はドライ処理が普通
で、一般に制御性が高い。

すなわち、ＦＥ’ｌ’の性能に重要な影響を与えるにも
かかわらず、従来困難であったゲート長の制御がこの発
明では容易になり、安定に高性能のＦＥＴを製造するこ
とが可能になる。

第２図（８１，（ｂ）はこの発明の適用が可能なデュア
ルゲ−１−Ｆ　Ｅ　Ｔの平面図および断面図であり、上
述した製造工程により少なくとも２本の金属３０を同時
に形成できる。

第３図はこの発明の適用が可能な構造のＦＥＴの一例を
示す平面図であり、乙のＦＥＴではゲートとなる金属３
ｏを閉曲線に形成してそのまま用いることができるため
、上述した製造工程を容易に適用することができる。な
お、第３図では正方形状のゲートについて示したが、長
方形でも多角形でも、あるいは円などの閉曲線であって
もよい。

第４図（ａ）〜（Ｃ）はこの発明を応用した他の実施例
を説明するための断面図である。

第１図（ａ）〜（ｐ）で説明した製造工程ではイオン注
入により形成したｎ形動作層１ａの上にゲートとなる微
細な金属３０を形成できるが、そのままではｎ形動作層
１ａの厚さおよびキャリア濃度が低いため、ソース抵抗
値やドレイン抵抗値が高（なり、ＦＥＴの性能向上には
支障をきたす。

この実施例は乙の点を改良するためのものである。

まず、第４図（ａ）に示すように、金属３０をタングス
テンシリサイド（ＷＳｉ）のような高融点金属で形成す
る。次いで、第４図（ｂ）に示すように、ＳｉＯ□のよ
うな絶縁膜８を、例えばプラズマＣＶＤなどの方法で付
着させ、次いで、その上から、例えばＳｉイオンを高濃
度で深く注入してアニールを行う。すると、第４図（ｅ
）に示すように、金属３０の両側に低抵抗層１ｂが形成
される１、この構造はＬＤＤ　（ライトリ−・ドープド
・ドレイン）構造と呼ばれるが、この発明と組み合わせ
ることで、ソース抵抗値およびドレイン抵抗値を下げる
ことができ、高性能のレジスタを実現できる。

また、第５図（ａ）〜（０）はこの発明を応用したさら
に他の実施例を説明するための断面図であり、第４図（
ａ）〜（Ｃ）を用いて説明した方法をデュアルゲ−１，
Ｆ　Ｅ　Ｔに適用した場合について説明する。

第１図（ａ）〜（ｐ）に示した工程中、第１図（ｇ）。

（ｈ）まで達しな後（たｔ！シ金属３０を高融点金属と
しておく）、すなわち第５図（ａ）の状態に達した後、
薄膜７を除去ずろことなく、全曲に第５図（ｂ）に示す
ように、５ｉｎ２のような絶縁膜８を形成し、次いでイ
オン注入、アニールを行えば、第５図（Ｃ）に示すよう
な低抵抗Ｊｌｌｂを形成できる。

なお、上記実施例では単体ｌ・ランンスタのゲー１・の
形成について説明したが、この発明はこれに限定される
ものでな（、ＧｉＡｓＩ　Ｃの製造等にも適用できるこ
とは当然である。

また、ゲートが２本の場合について述べたが、１本のゲ
ートのトランジスタにも応用できることは明らかである
。なぜならば、通常ＧａＡｓウェへ上には多数のＦＥＴ
が組み込まれているため、２個のＦＥＴのゲートを同時
に作ることでそれぞれのＦＥＴは１本のゲートとするこ
とができるからである。

さらに、説明にあたっては、アルミニウム（ＡＩ）また
はタングステンシリサイド（ＷＳｉ）等のゲート材料を
用いたが、他の材料でもよいことはもちろんである。

〔発明の効果〕

この発明は以上説明したとおり、基板上に側面が垂直な
薄膜を形成する工程と、基轡上に薄膜の側面および上面
を被覆する金属層を形成する工程と、薄膜の側面部分を
残して金属層をエツチングする工程と、薄膜を除去する
工程とを含むので、微細な幅の金属パターンをマスクを
用いることなく薄膜の膜厚を制御することによって再現
性よ（容易に形成できるという効果があり、特にＦ　Ｅ
　’ｌ’のゲート電極の形成に有効である。

【図面の簡単な説明】

第１図はこの発明の半導体装置の製造方法の一実施例を
説明するための図、第２図はデュアルゲ−ｌ−Ｆ　Ｅ　
Ｔを示す図、第３図はこの発明の適用が可能な構造のＦ
ＥＴの一例を示す図、第４図、第５図はこの発明の他の
実施例を説明するための図、第６図は一般的なＧａＡｓ
ＦＥＴを示す図、第７図は従来のＧａＡｓＦＥＴ’の製
造方法を説明するための図である。 図において、１は基板、１ａはｎ型動作層、１ｂは低抵
抗層、２はソース電極、３はゲート電極、４はドレイン
電極、２ａ、３ａ、４ｎはパッド部、２ｂ、４ｂは多層
金属層、７は薄膜、８は絶縁膜、３０は金属である。 なお、各図中の同一符号は同一または相当部分を示す。 第１図（ムｌン １ユ］ツ力作贋 第１　図（４／１２） ７．１臘 第１　図（￥へ３） ３０：＊鷹 第１　図（むっ 第１図＜’ｉめｔ） 第　　１　　図　（慶の６） 第１　図（予め７） ４　　ドレイン電極 第１図（ｌ／ＩＦ１） ２ａ、３ａ、４ａ　：パグド郭 ２ｂ、３ｂ、４ｂ　：多層金属層 第２図 第３図 第４図 １ｂ：但抵抗肩 ８：絶線層 第５図 第６図 第７図（その１）

Claims (1)

【特許請求の範囲】
1. 　基板上に側面が垂直な薄膜を形成する工程と、前記基
   板上に前記薄膜の側面および上面を被覆する金属層を形
   成する工程と、前記薄膜の側面部分を残して前記金属層
   をエッチングする工程と、前記薄膜を除去する工程とを
   含むことを特徴とする半導体装置の製造方法。