JPH0462938A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特にＭＥＳＦＥ
Ｔを備える高周波増幅用化合物半導体装置の製造方法に
関する。
Ｔを備える高周波増幅用化合物半導体装置の製造方法に
関する。
一般にこの種の半導体装置では、化合物半導体基板に活
性層を形成した上で、この活性層にリセスを形成し、さ
らにこのリセスにゲート電極を配設した構成がとられて
いる。この場合、ソース抵抗を低減するために、ゲート
電極はソース側に偏倚された所謂オフセット構造がとら
れることが多い。
性層を形成した上で、この活性層にリセスを形成し、さ
らにこのリセスにゲート電極を配設した構成がとられて
いる。この場合、ソース抵抗を低減するために、ゲート
電極はソース側に偏倚された所謂オフセット構造がとら
れることが多い。
従来、この種の半導体装置の製造方法では、半導体基板
上に形成したマクスを利用したウェットエツチング法に
より半導体基板にリセスを形成し、続いて同一マスクを
用いてアルミニウム等のゲート金属を斜方蒸着すること
により、リセス内にゲ−ト電極をオフセット形成する方
法がとられている。例えば、電子情報通信学会ＥＤ、
８８−１６゜また、従来、この種の半導体装置の製造方
法では、ゲート電極をオフセット構造に形成するととも
に、ゲート電極をマツシュルーム構造としてゲート電極
の低抵抗化を図った製造方法も提案されている。例えば
、電子情報通信学会ＥＤ８９−５４゜この方法を、第３
図（ａ）ないしくｅ）に示す。
上に形成したマクスを利用したウェットエツチング法に
より半導体基板にリセスを形成し、続いて同一マスクを
用いてアルミニウム等のゲート金属を斜方蒸着すること
により、リセス内にゲ−ト電極をオフセット形成する方
法がとられている。例えば、電子情報通信学会ＥＤ、
８８−１６゜また、従来、この種の半導体装置の製造方
法では、ゲート電極をオフセット構造に形成するととも
に、ゲート電極をマツシュルーム構造としてゲート電極
の低抵抗化を図った製造方法も提案されている。例えば
、電子情報通信学会ＥＤ８９−５４゜この方法を、第３
図（ａ）ないしくｅ）に示す。
先ず、第３図（ａ）のように、活性層１２を形成した半
導体基板１１にソース電極１４．ドレイン電極１５とし
ての各オーミック電極を形成し、かつその中間部にオフ
セットリセスゲート形成用のシリコン酸化膜１３を所要
の幅にパターン形成する。
導体基板１１にソース電極１４．ドレイン電極１５とし
ての各オーミック電極を形成し、かつその中間部にオフ
セットリセスゲート形成用のシリコン酸化膜１３を所要
の幅にパターン形成する。
次いで、第３図（ｂ）のように、全面にシリコン窒化膜
１６を被覆し、かつこのシリコン窒化膜１６のソース電
極側の一部に窓１６ａを開設する。
１６を被覆し、かつこのシリコン窒化膜１６のソース電
極側の一部に窓１６ａを開設する。
そして、第３図（Ｃ）のように、シリコン窒化膜１６の
窓１６ａを通してシリコン酸化膜１３をエツチングする
。続いて、第３図（ｄ）のように、シリコン窒化膜１６
の窓１６ａを通して半導体基板１１をエツチングし、リ
セス１７を形成する。
窓１６ａを通してシリコン酸化膜１３をエツチングする
。続いて、第３図（ｄ）のように、シリコン窒化膜１６
の窓１６ａを通して半導体基板１１をエツチングし、リ
セス１７を形成する。
その上で、第３図（ｅ）のように、全面にゲート金属を
形成し、かつこのゲート金属をシリコン窒化膜１６の窓
１６ａを含む領域を残して選択エツチングすることで、
断面形状がＴ型（マツシュルーム形状）をしたゲート電
極１８をオフセット構造に形成することができる。
形成し、かつこのゲート金属をシリコン窒化膜１６の窓
１６ａを含む領域を残して選択エツチングすることで、
断面形状がＴ型（マツシュルーム形状）をしたゲート電
極１８をオフセット構造に形成することができる。
上述した従来の製造方法において、前者の方法ではゲー
ト電極をマツシュルーム構造に形成することができない
ため、ゲート抵抗を低減することが困難で、高速動作が
要求される半導体装置には採用することができないとい
う問題がある。
ト電極をマツシュルーム構造に形成することができない
ため、ゲート抵抗を低減することが困難で、高速動作が
要求される半導体装置には採用することができないとい
う問題がある。
また、後者の方法では、オフセットリセスゲート形成用
のシリコン酸化膜１３を再現性良く形成することが困難
であり、リセスを高精度に形成することが困難となる。
のシリコン酸化膜１３を再現性良く形成することが困難
であり、リセスを高精度に形成することが困難となる。
また、シリコン窒化膜１６に形成する窓１６ａをソース
側の段差の近傍に開設しなければならないため、これに
利用されるフォトリソグラフィ技術での取扱が困難とな
り、窓の寸法および位置を高精度に管理することができ
ず、ゲート電極のオフセット位置を高精度に形成するこ
とが難しいという問題がある。
側の段差の近傍に開設しなければならないため、これに
利用されるフォトリソグラフィ技術での取扱が困難とな
り、窓の寸法および位置を高精度に管理することができ
ず、ゲート電極のオフセット位置を高精度に形成するこ
とが難しいという問題がある。
本発明の目的は、リセスを高精度に形成し、かつ低抵抗
でかつ高精度のオフセットゲート電極を高精度に形成す
ることを可能にした半導体装置の製造方法を提供するこ
とにある。
でかつ高精度のオフセットゲート電極を高精度に形成す
ることを可能にした半導体装置の製造方法を提供するこ
とにある。
本発明の半導体装置の製造方法は、化合物半導体基板上
に酸化膜を形成する工程と、この酸化膜上にフォトレジ
スト膜を形成しかつこのフォトレジスト膜に窓を開設す
る工程と、このフォトレジスト膜の窓を通して前記酸化
膜をエツチングする工程と、この酸化膜の窓を通して半
導体基板をエツチングしてリセスを形成する工程と、前
記フォトレジスト膜の窓に対してドレイン側の斜め方向
から金属を蒸着して前記リセスのソース側の位置にゲー
ト電極を形成する工程とを含んでいる。
に酸化膜を形成する工程と、この酸化膜上にフォトレジ
スト膜を形成しかつこのフォトレジスト膜に窓を開設す
る工程と、このフォトレジスト膜の窓を通して前記酸化
膜をエツチングする工程と、この酸化膜の窓を通して半
導体基板をエツチングしてリセスを形成する工程と、前
記フォトレジスト膜の窓に対してドレイン側の斜め方向
から金属を蒸着して前記リセスのソース側の位置にゲー
ト電極を形成する工程とを含んでいる。
この場合、フォトレジスト膜の窓は、幅寸法の大きな上
部窓と、この上部窓の底部に設けた幅寸法の小さな下部
窓とで構成し、この下部窓を含む上部窓の底部上にまで
ゲート用金属を蒸着してマツシュルーム構造のゲート電
極を形成する。
部窓と、この上部窓の底部に設けた幅寸法の小さな下部
窓とで構成し、この下部窓を含む上部窓の底部上にまで
ゲート用金属を蒸着してマツシュルーム構造のゲート電
極を形成する。
また、上部窓は断面形状をテーパ状とし、下部窓は断面
形状を逆テーパ状とすることが好ましい。
形状を逆テーパ状とすることが好ましい。
本発明方法によれば、フォトレジスト膜における窓を利
用してゲート電極を形成するため、窓を高精度に開設す
ることで、ソース側に偏倚したマツシュルーム構造のゲ
ート電極を高精度に製造することが可能となる。
用してゲート電極を形成するため、窓を高精度に開設す
ることで、ソース側に偏倚したマツシュルーム構造のゲ
ート電極を高精度に製造することが可能となる。
次に、本発明を図面を参照して説明する。
第１図（ａ）ないしくｄ）は本発明の第１実施例を製造
工程順に示す断面図であり、ここでは本発明をＧａＡｓ
ＭＥＳＦＥＴに適用した例を示している。
工程順に示す断面図であり、ここでは本発明をＧａＡｓ
ＭＥＳＦＥＴに適用した例を示している。
先ず、第１図（ａ）のように、ＧａＡｓ基板１に活性層
２を形成した上で、表面に酸化膜３を形成し、かつこの
酸化膜３の所要領域に設けた窓（図示せず）を通してそ
れぞれソース電極４．ドレイン電極５の各オーミック電
極を形成する。しかる上で、全面にフォトレジスト膜６
を塗布し、このフォトレジスト膜６に窓７を開設する。
２を形成した上で、表面に酸化膜３を形成し、かつこの
酸化膜３の所要領域に設けた窓（図示せず）を通してそ
れぞれソース電極４．ドレイン電極５の各オーミック電
極を形成する。しかる上で、全面にフォトレジスト膜６
を塗布し、このフォトレジスト膜６に窓７を開設する。
このとき、フォトレジスト膜６の窓７は幅寸法が大きな
上部窓７ａと、この上部窓７ａの底面に形成した幅寸法
が微小な下部窓７ｂとで構成されるように形成する。こ
の場合、図示の例では上部窓７ａは断面形状をテーパ状
とし、下部窓７ｂは断面形状を逆テーパ状に形成してい
るが、これらは垂直壁の窓として形成してもよい。
上部窓７ａと、この上部窓７ａの底面に形成した幅寸法
が微小な下部窓７ｂとで構成されるように形成する。こ
の場合、図示の例では上部窓７ａは断面形状をテーパ状
とし、下部窓７ｂは断面形状を逆テーパ状に形成してい
るが、これらは垂直壁の窓として形成してもよい。
次いで、第１図（ｂ）のように、前記フォトレジスト膜
６の窓７を通して酸化膜３をウェットエツチングして窓
３ａを開設し、さらにこの窓３ａを介してＧａＡｓ基板
１をウェットエツチングしてＧａＡｓ基板１の活性層２
にリセス８を形成する。
６の窓７を通して酸化膜３をウェットエツチングして窓
３ａを開設し、さらにこの窓３ａを介してＧａＡｓ基板
１をウェットエツチングしてＧａＡｓ基板１の活性層２
にリセス８を形成する。
しかる上で、第１図（Ｃ）のように、前記フォトレジス
ト膜６の窓７を通して全面にアルミニウム９を蒸着する
。このとき、アルミニウム９がソース側に向かって斜め
方向から蒸着されるように斜方蒸着を行う。これにより
、フォトレジスト膜６の上部窓７内ではソース側に偏倚
した箇所にアルミニウムが蒸着され、かつ下部窓７ｂを
通してリセス８のソース側に偏倚した位置にアルミニウ
ムのゲート電極９Ａが形成される。
ト膜６の窓７を通して全面にアルミニウム９を蒸着する
。このとき、アルミニウム９がソース側に向かって斜め
方向から蒸着されるように斜方蒸着を行う。これにより
、フォトレジスト膜６の上部窓７内ではソース側に偏倚
した箇所にアルミニウムが蒸着され、かつ下部窓７ｂを
通してリセス８のソース側に偏倚した位置にアルミニウ
ムのゲート電極９Ａが形成される。
その後、第１図（ｄ）のように、フォトレジスト膜６を
除去することで、マツシュルーム形状をし、かつリセス
８内のソース側に偏倚した位置にゲート電極９Ａが形成
されたＭＥＳＦＥＴが形成される。
除去することで、マツシュルーム形状をし、かつリセス
８内のソース側に偏倚した位置にゲート電極９Ａが形成
されたＭＥＳＦＥＴが形成される。
したがって、この製造方法では、フォトレジスト膜６に
形成した窓７に応じてリセス８およびゲート電極９Ａが
形成され、かつその寸法や位置の精度は窓７の寸法や位
置の精度によって管理されることになる。そして、この
窓７はフォトレジスト膜６の平坦面におけるパターニン
グによって高精度に開設することができるため、リセス
８およびゲート電極９Ａを高精度に形成することが可能
となる。
形成した窓７に応じてリセス８およびゲート電極９Ａが
形成され、かつその寸法や位置の精度は窓７の寸法や位
置の精度によって管理されることになる。そして、この
窓７はフォトレジスト膜６の平坦面におけるパターニン
グによって高精度に開設することができるため、リセス
８およびゲート電極９Ａを高精度に形成することが可能
となる。
ゲート電極９Ａがマツシュルーム形状であることにより
ゲート抵抗が低減されることは言うまでもない。
ゲート抵抗が低減されることは言うまでもない。
第２図（ａ）ないしくｄ）は本発明の第２実施例を製造
工程順に示す断面図である。ここでは本発明をＨＪＦＥ
Ｔに適用した例を示しており、第１実施例と同一または
等価な部分には同一符号を付しである。
工程順に示す断面図である。ここでは本発明をＨＪＦＥ
Ｔに適用した例を示しており、第１実施例と同一または
等価な部分には同一符号を付しである。
この製造方法では、第２図（ａ）のように、ＧａＡｓ基
板１に活性層としてｎ−Ａ／２ＧａＡｓ層２Ａとｎ”
ＧａＡｓ層２Ｂを形成し、その上で第２図（ｂ）ないし
くｄ）に示す工程でリセス８とゲート電極９Ａを形成し
ている。この工程は第１実施例と全く同じである。
板１に活性層としてｎ−Ａ／２ＧａＡｓ層２Ａとｎ”
ＧａＡｓ層２Ｂを形成し、その上で第２図（ｂ）ないし
くｄ）に示す工程でリセス８とゲート電極９Ａを形成し
ている。この工程は第１実施例と全く同じである。
この製造方法により、良好なマツシュルームゲートが形
成でき、ゲート抵抗が低減されたＨ Ｊ ＦＥＴが形成
できる。
成でき、ゲート抵抗が低減されたＨ Ｊ ＦＥＴが形成
できる。
以上説明したように本発明は、フォトレジスト膜に、幅
寸法の大きな上部窓と、この上部窓の底部に設けた幅寸
法の小さな下部窓を開設し、これら窓に対してドレイン
側の斜め方向からゲート金属を蒸着してゲート電極を形
成しているので、平坦なフォトレジスト膜に対して窓を
高精度に開設することが容易なことから、ソース側に偏
倚したゲート抵抗の低いゲート電極を高精度に製造する
ことができる。
寸法の大きな上部窓と、この上部窓の底部に設けた幅寸
法の小さな下部窓を開設し、これら窓に対してドレイン
側の斜め方向からゲート金属を蒸着してゲート電極を形
成しているので、平坦なフォトレジスト膜に対して窓を
高精度に開設することが容易なことから、ソース側に偏
倚したゲート抵抗の低いゲート電極を高精度に製造する
ことができる。
第１図（ａ）ないしくｄ）は本発明の第１実施例を製造
工程順に示す断面図、第２図（ａ）ないしくｄ）は本発
明の第２実施例を製造工程順に示す断面図、第３図（ａ
）ないしくｅ）は従来の製造方法の一例を工程順に示す
断面図である。 １・・・ＧａＡｓ基板、２・・・活性層、２Ａ・・・ｎ
−ＡｌＧａＡｓ層、２Ｂ−ｎ”ＧａＡｓ層、３・・・酸
化膜、４・・・ソース電極、５・・・ドレイン電極、６
・・・フォトレジスト膜、７・・・窓、８・・・リセス
、９・・・アルミニウム、９Ａ・・・ゲート電極、１１
・・・半導体基板、１２・・・活性層、１３・・・シリ
コン酸化膜、１４・・・ソ−スミ極、 １５・・・ドレイン電極、 １６・・・シリコン 窒化膜、 １７・・・リセス、 １８・・・ゲート電極。 第２ 図 （Ｃ） メメＮ ノア１１１ 区ワ：ｖｍ 第 図
工程順に示す断面図、第２図（ａ）ないしくｄ）は本発
明の第２実施例を製造工程順に示す断面図、第３図（ａ
）ないしくｅ）は従来の製造方法の一例を工程順に示す
断面図である。 １・・・ＧａＡｓ基板、２・・・活性層、２Ａ・・・ｎ
−ＡｌＧａＡｓ層、２Ｂ−ｎ”ＧａＡｓ層、３・・・酸
化膜、４・・・ソース電極、５・・・ドレイン電極、６
・・・フォトレジスト膜、７・・・窓、８・・・リセス
、９・・・アルミニウム、９Ａ・・・ゲート電極、１１
・・・半導体基板、１２・・・活性層、１３・・・シリ
コン酸化膜、１４・・・ソ−スミ極、 １５・・・ドレイン電極、 １６・・・シリコン 窒化膜、 １７・・・リセス、 １８・・・ゲート電極。 第２ 図 （Ｃ） メメＮ ノア１１１ 区ワ：ｖｍ 第 図
Claims (1)
- 【特許請求の範囲】 １、化合物半導体基板上に酸化膜を形成する工程と、こ
の酸化膜上にフォトレジスト膜を形成し、かつこのフォ
トレジスト膜に窓を開設する工程と、このフォトレジス
ト膜の窓を通して前記酸化膜をエッチングする工程と、
この酸化膜の窓を通して半導体基板をエッチングしてリ
セスを形成する工程と、前記フォトレジスト膜の窓に対
してドレイン側の斜め方向から金属を蒸着して前記リセ
スのソース側の位置にゲート電極を形成する工程とを含
み、前記フォトレジスト膜の窓は、幅寸法の大きな上部
窓と、この上部窓の底部に設けた幅寸法の小さな下部窓
とで構成し、この下部窓を含む上部窓の底部上にまでゲ
ート用金属を蒸着してマッシュルーム構造のゲート電極
を形成することを特徴とする半導体装置の製造方法。 ２、上部窓は断面形状をテーパ状に形成し、下部窓は断
面形状を逆テーパ状に形成してなる特許請求の範囲第１
項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2173038A JP3035994B2 (ja) | 1990-06-30 | 1990-06-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2173038A JP3035994B2 (ja) | 1990-06-30 | 1990-06-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0462938A true JPH0462938A (ja) | 1992-02-27 |
| JP3035994B2 JP3035994B2 (ja) | 2000-04-24 |
Family
ID=15953054
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2173038A Expired - Lifetime JP3035994B2 (ja) | 1990-06-30 | 1990-06-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3035994B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102007028920A1 (de) * | 2006-10-12 | 2008-04-24 | Mitsubishi Electric Corp. | Feldeffekttransistor und Verfahren zur Herstellung desselben |
| EP3613082A4 (en) * | 2017-04-10 | 2021-05-12 | The Government of the United States of America as represented by the Secretary of the Navy | DIAMOND AIR BRIDGE FOR THERMAL MANAGEMENT OF HIGH PERFORMANCE DEVICES |
-
1990
- 1990-06-30 JP JP2173038A patent/JP3035994B2/ja not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102007028920A1 (de) * | 2006-10-12 | 2008-04-24 | Mitsubishi Electric Corp. | Feldeffekttransistor und Verfahren zur Herstellung desselben |
| DE102007028920B4 (de) * | 2006-10-12 | 2009-09-10 | Mitsubishi Electric Corp. | Feldeffekttransistor mit einem in einer Siliziumnitridschicht gebildeten Hohlraum und Verfahren zur Herstellung desselben |
| US7642567B2 (en) | 2006-10-12 | 2010-01-05 | Mitsubishi Electric Corporation | Field-effect transistor and method of manufacturing the same |
| CN101853879B (zh) | 2006-10-12 | 2013-03-13 | 三菱电机株式会社 | 场效应晶体管 |
| EP3613082A4 (en) * | 2017-04-10 | 2021-05-12 | The Government of the United States of America as represented by the Secretary of the Navy | DIAMOND AIR BRIDGE FOR THERMAL MANAGEMENT OF HIGH PERFORMANCE DEVICES |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3035994B2 (ja) | 2000-04-24 |
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