JPH01161873A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01161873A JPH01161873A JP32081587A JP32081587A JPH01161873A JP H01161873 A JPH01161873 A JP H01161873A JP 32081587 A JP32081587 A JP 32081587A JP 32081587 A JP32081587 A JP 32081587A JP H01161873 A JPH01161873 A JP H01161873A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
Ｌ Ｄ Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉ
ｎ）構造のシ］ットキーゲート電界効果トランジスタ（
ＨＥｔａｌ−３ｅｎ＋１ｃｏｎｄｕｃｔｏｒ Ｊｕｎｃ
ｔｉｏｎ ＦＥＴ：Ｈ［５ＦＥＴ）の製造方法に関し、 相互フンダクタンスＧｔｎを一層向上させることを目的
とし、 半絶縁性化合物半導体基板に形成されたチャネル層上に
ダミーゲートを形成する第１の工程と、該ダミーゲート
をマスクとしてセルファライメントイオン注入により該
チャネル層より高不純物濃度の第２ソース領域及び第２
トレイン領域を形成し、また少なくとも別のセルファラ
イメントイオン注入を行なって該第２ソース領域及び第
２ドレイン領域の夫々よりも高不純物濃度で、かつ、深
さの深い不純物層を該ダミーゲートに対して離れた位置
に第１ソース領域及び第１ドレイン領域として形成する
第２の工程と該第１、第２ソース領域及び該第１、第２
ドレイン領域の夫々の電気的活性化を行なうための熱処
理を施す第３の二［程と、該ダミーゲートを使いパター
ン反転法によりショットキーゲートを形成する第４の−
［程と、該第４の工程を経た半導体装置の該第１ソース
領域及び第１ドレイン領域の夫々にオーミック電極を形
成する第５の工程とを含むよう構成する。
ｎ）構造のシ］ットキーゲート電界効果トランジスタ（
ＨＥｔａｌ−３ｅｎ＋１ｃｏｎｄｕｃｔｏｒ Ｊｕｎｃ
ｔｉｏｎ ＦＥＴ：Ｈ［５ＦＥＴ）の製造方法に関し、 相互フンダクタンスＧｔｎを一層向上させることを目的
とし、 半絶縁性化合物半導体基板に形成されたチャネル層上に
ダミーゲートを形成する第１の工程と、該ダミーゲート
をマスクとしてセルファライメントイオン注入により該
チャネル層より高不純物濃度の第２ソース領域及び第２
トレイン領域を形成し、また少なくとも別のセルファラ
イメントイオン注入を行なって該第２ソース領域及び第
２ドレイン領域の夫々よりも高不純物濃度で、かつ、深
さの深い不純物層を該ダミーゲートに対して離れた位置
に第１ソース領域及び第１ドレイン領域として形成する
第２の工程と該第１、第２ソース領域及び該第１、第２
ドレイン領域の夫々の電気的活性化を行なうための熱処
理を施す第３の二［程と、該ダミーゲートを使いパター
ン反転法によりショットキーゲートを形成する第４の−
［程と、該第４の工程を経た半導体装置の該第１ソース
領域及び第１ドレイン領域の夫々にオーミック電極を形
成する第５の工程とを含むよう構成する。
本発明は￥−導体装置の製造方法に係り、特に１、０
Ｄ構造のＭＥＳＦＥＴの製造方法に関する。
Ｄ構造のＭＥＳＦＥＴの製造方法に関する。
半絶縁性ヒ化ガリウム（Ｓ、Ｉ−ＧａＡｓ）基板上に電
界効果ｉ・ランジスタを形成したＧａＡＳＭＥＳＦＥＴ
のうち、第５図に示す如きＬＤＤ構造のＧａＡｓＭＥＳ
ＦＥＴが知られている。同図中、１はＳ、ｌ−ＧａＡｓ
基板、２はｎ＋型の第１ソース領域、３はｎ＋領領域ｎ
領域の中間の不純物濃度のｎ′型第２ソース領域、４は
ｎ＋型第１ドレイン領域、５はｎ′型第２ドレイン領域
、６はｎ型ヂャネル層である。また、第１ソース領域２
と第１ドレイン領域４上にはオーミック電極７．８が形
成され、チャネル層６上にはゲート電極９が形成されて
いる。
界効果ｉ・ランジスタを形成したＧａＡＳＭＥＳＦＥＴ
のうち、第５図に示す如きＬＤＤ構造のＧａＡｓＭＥＳ
ＦＥＴが知られている。同図中、１はＳ、ｌ−ＧａＡｓ
基板、２はｎ＋型の第１ソース領域、３はｎ＋領領域ｎ
領域の中間の不純物濃度のｎ′型第２ソース領域、４は
ｎ＋型第１ドレイン領域、５はｎ′型第２ドレイン領域
、６はｎ型ヂャネル層である。また、第１ソース領域２
と第１ドレイン領域４上にはオーミック電極７．８が形
成され、チャネル層６上にはゲート電極９が形成されて
いる。
かかるＬＤＤ４Ｍ３ｆｆｉのＧａＡｓＭＥＳＦＥＴは、
ザブミクロンゲート長においてもショートヂャネル効果
（ｒＲ値電圧の負側シフト又は相互コンダクタンスＱｔ
ｎが小さくなる問題）を低減することができるので、現
在盛んに研究・開発されつつあり、高速コンピュータ、
高速通信システム等において要求される高性能大規模集
積回路（１−８Ｉ）の基本素子の一つとして用いられて
いる。このしＤＤ構造のＧａＡｓＭＥＳＦＥＴでは、本
来の高速性を充分に発揮させるように製造することが重
要となる。
ザブミクロンゲート長においてもショートヂャネル効果
（ｒＲ値電圧の負側シフト又は相互コンダクタンスＱｔ
ｎが小さくなる問題）を低減することができるので、現
在盛んに研究・開発されつつあり、高速コンピュータ、
高速通信システム等において要求される高性能大規模集
積回路（１−８Ｉ）の基本素子の一つとして用いられて
いる。このしＤＤ構造のＧａＡｓＭＥＳＦＥＴでは、本
来の高速性を充分に発揮させるように製造することが重
要となる。
第６図は従来の製造方法の一例の各：［程における構造
断面図を示す。まず、第６図（ａ）に示す如く、注入マ
スク１１が形成されたＳ、 Ｉ−ＧａＡｓＷ板１に加速
電圧３０ｋｅＶ、ドーズＩｉｌｔ２Ｘ１０１２ｃｍ−２
でシリコン（Ｓｌ）を選択イオン注入してｎ型のヂャネ
ル層６を形成する。次に、注入マスク１１を除去した後
、スパッタ法でタングステン・シリサイド（ＷＳ ｉ
’）をゲート電極９としてｎ型チャネル層６上に形成す
る（第６図（ｂ））。
断面図を示す。まず、第６図（ａ）に示す如く、注入マ
スク１１が形成されたＳ、 Ｉ−ＧａＡｓＷ板１に加速
電圧３０ｋｅＶ、ドーズＩｉｌｔ２Ｘ１０１２ｃｍ−２
でシリコン（Ｓｌ）を選択イオン注入してｎ型のヂャネ
ル層６を形成する。次に、注入マスク１１を除去した後
、スパッタ法でタングステン・シリサイド（ＷＳ ｉ
’）をゲート電極９としてｎ型チャネル層６上に形成す
る（第６図（ｂ））。
次にゲート電極９の側面に、第６図（Ｃ）に示す如く、
Ｓ ｆ Ｏ２によるサイドウオール１２を２５００人厚
で異方性ドライエツチングで形成した後、更にＳ、Ｉ−
・ＱａＡｓｊＪ板１上に所定のパターニングをした注入
マスク１３を形成してから、同図（ｄ）に丞す如く、加
速電圧１２０Ｋ ｅ Ｖ、ドーズ層３ Ｘ １０１３ｃ
ｍ−２で、３ｉをイオン注入してｎ′型の第１ソース領
域２及び第１ドレイン領域４を夫々形成する。
Ｓ ｆ Ｏ２によるサイドウオール１２を２５００人厚
で異方性ドライエツチングで形成した後、更にＳ、Ｉ−
・ＱａＡｓｊＪ板１上に所定のパターニングをした注入
マスク１３を形成してから、同図（ｄ）に丞す如く、加
速電圧１２０Ｋ ｅ Ｖ、ドーズ層３ Ｘ １０１３ｃ
ｍ−２で、３ｉをイオン注入してｎ′型の第１ソース領
域２及び第１ドレイン領域４を夫々形成する。
次に、第６図（ｅ）に示す如く、サイドウオール１２を
１ツヂング除去した後、加速電圧５０ＫｅＶ、ドーズ吊
８Ｘ１０１２ｃＩＲ−２で３ｉをイオン注入してｎ′型
の第２ソース領域３及び第２トレイン領域５を夫々形成
する。
１ツヂング除去した後、加速電圧５０ＫｅＶ、ドーズ吊
８Ｘ１０１２ｃＩＲ−２で３ｉをイオン注入してｎ′型
の第２ソース領域３及び第２トレイン領域５を夫々形成
する。
次に、第６図（「）に示す如く注入マスク１３を除去し
た後窒化アルミニウム（Ａ４Ｎ）を熱処理保護膜１４と
して、Ｓ、ｌ−ＧａＡｓ１板１及びゲート電極９上に被
覆形成した後、前記ソース領域２，３、ドレイン領域４
，５の電気的特性活性化のために熱処理を行なう。その
後に、熱処理保護膜１４を除去し、所定の：［程を経て
第６図（ｇ）に示す如く、第１ソース領域２及び第１ド
レイン領域４上にＡ−ミック電極７及び８を形成する。
た後窒化アルミニウム（Ａ４Ｎ）を熱処理保護膜１４と
して、Ｓ、ｌ−ＧａＡｓ１板１及びゲート電極９上に被
覆形成した後、前記ソース領域２，３、ドレイン領域４
，５の電気的特性活性化のために熱処理を行なう。その
後に、熱処理保護膜１４を除去し、所定の：［程を経て
第６図（ｇ）に示す如く、第１ソース領域２及び第１ド
レイン領域４上にＡ−ミック電極７及び８を形成する。
このオーミック電極７及び８は夫々ＡｕＧｅ上に金（Ａ
ｕ）が形成された２層構造となっている。
ｕ）が形成された２層構造となっている。
第７図は上記のＬＤＤ構造のＧａＡｓＨＥＳＦＥＴの従
来の製造方法の他の例の各工程での構造断面図を示す。
来の製造方法の他の例の各工程での構造断面図を示す。
同図中、第６図と同一構成部分には同一符号を付し、そ
の説明を省略する。第７図（ａ）は第６図（ａ）と同一
の製造゛［程で、その後第６図（ｂ）と同様にしてゲー
ト電極９及び５ｆＯｚ注入マスク１６を形成後に、第７
図（ｂ）に示す如く、加速型Ｉｆ、 ５０ ｋ ｅ Ｖ
、ドーズ１８ｘｌＯ１２１−２で３ｉをイオン注入しＴ
ｎ’ ＪｆｌＵｌ ７．１８を夫々形成する。
の説明を省略する。第７図（ａ）は第６図（ａ）と同一
の製造゛［程で、その後第６図（ｂ）と同様にしてゲー
ト電極９及び５ｆＯｚ注入マスク１６を形成後に、第７
図（ｂ）に示す如く、加速型Ｉｆ、 ５０ ｋ ｅ Ｖ
、ドーズ１８ｘｌＯ１２１−２で３ｉをイオン注入しＴ
ｎ’ ＪｆｌＵｌ ７．１８を夫々形成する。
次にゲート電極９及び注入マスク１６を残した状態で第
７図（Ｃ）に示す如く酸化膜５ｉ０２１９を堆積した後
、加速電圧１２０Ｋ ｅ Ｖ、ドーズ迅３Ｘ１０１３ｃ
ＩＲ−２でＳｉをイオン注入し、ｎ’１ｉｌｉ１７及び
１８の夫々にｎ＋層を第１ソース領域２、第１ドレイン
領域４として形成するとともに、ｎ′層１７及び１８の
チャネル層６側の領域を第２ソース領域３、第２ドレイ
ン領域５とする。
７図（Ｃ）に示す如く酸化膜５ｉ０２１９を堆積した後
、加速電圧１２０Ｋ ｅ Ｖ、ドーズ迅３Ｘ１０１３ｃ
ＩＲ−２でＳｉをイオン注入し、ｎ’１ｉｌｉ１７及び
１８の夫々にｎ＋層を第１ソース領域２、第１ドレイン
領域４として形成するとともに、ｎ′層１７及び１８の
チャネル層６側の領域を第２ソース領域３、第２ドレイ
ン領域５とする。
その後に酸化膜１９を熱処理保護膜として注入不純物を
電気的に活性化させるためのアニールを行なった後、酸
化膜１９、注入ンスク１６等を除去し更に所定の工程を
経て第７図（ｄ）に示す如＜ＬＤＤ構造のＧａＡｓＭＥ
ＳＦＥＴを得る、。
電気的に活性化させるためのアニールを行なった後、酸
化膜１９、注入ンスク１６等を除去し更に所定の工程を
経て第７図（ｄ）に示す如＜ＬＤＤ構造のＧａＡｓＭＥ
ＳＦＥＴを得る、。
上記の従来の製造方法はいずれも高融点金属ショット・
キーゲートであるＷＳｉのゲート電極９を形成した後、
ソース領域２，３、ドレイン領域４゜５となるｎ＋Ｊｉ
５及びｎ′層を形成し、その後に不純物の電気的活性化
のための熱処理を行なっている。
キーゲートであるＷＳｉのゲート電極９を形成した後、
ソース領域２，３、ドレイン領域４゜５となるｎ＋Ｊｉ
５及びｎ′層を形成し、その後に不純物の電気的活性化
のための熱処理を行なっている。
このため、上記のｎ＋層及びｎ′層のアニール温度の上
限は、ショットキーゲート材料により制限され、ショッ
トキーゲート特性が劣化しないように、一般には８００
℃稈度であった。しかし、この程度の温度ではｎ＋層（
第１ソース領域２及び第１ドレイン領域４）のシート抵
抗の低下にも限度があり、その結果ソース抵抗の低下に
も限度があり、サブミクロンゲート長において、抵抗値
がが比較的大であるソース抵抗の影響で本来の高速性を
充分発揮していない（相互コンダクタンスＯｍが抑制さ
れている）という問題点があった。
限は、ショットキーゲート材料により制限され、ショッ
トキーゲート特性が劣化しないように、一般には８００
℃稈度であった。しかし、この程度の温度ではｎ＋層（
第１ソース領域２及び第１ドレイン領域４）のシート抵
抗の低下にも限度があり、その結果ソース抵抗の低下に
も限度があり、サブミクロンゲート長において、抵抗値
がが比較的大であるソース抵抗の影響で本来の高速性を
充分発揮していない（相互コンダクタンスＯｍが抑制さ
れている）という問題点があった。
本発明は上記の点に鑑みてなされたもので、相互コンダ
クタンスＱｍをより一層向上させることができる半導体
装置の製造方法を提供することを目的とする。
クタンスＱｍをより一層向上させることができる半導体
装置の製造方法を提供することを目的とする。
第１図は本発明の原理説明図を示す。本発明は第１図（
ａ）〜（ｅ）に示す各断面構造を得る第１乃至第５の工
程を含む。第１の工程は第１図（ａ）に示す如く、半絶
縁性化合物半導体基板２０に形成されたチャネル層２１
上にダミーゲート２２を形成する。
ａ）〜（ｅ）に示す各断面構造を得る第１乃至第５の工
程を含む。第１の工程は第１図（ａ）に示す如く、半絶
縁性化合物半導体基板２０に形成されたチャネル層２１
上にダミーゲート２２を形成する。
第２の工程は第１図（ｂ）に示す如く、ダミーゲート２
２をマスクとしてセルファライメントイオン注入により
チャネル層２１より高不純物濃度の第２ソース領域２３
及び第２ドレイン領域２４を形成し、また少なくとも別
のセルファライメントイオン注入を行なって第１ソース
領域２５及び第１ドレイン領域２６を形成する。
２をマスクとしてセルファライメントイオン注入により
チャネル層２１より高不純物濃度の第２ソース領域２３
及び第２ドレイン領域２４を形成し、また少なくとも別
のセルファライメントイオン注入を行なって第１ソース
領域２５及び第１ドレイン領域２６を形成する。
第１ソース領域２５及び第１ドレイン領域２６は第２ソ
ース領域２３及び第２ドレイン領域２４に比べて高不純
物１１Ｊ度で、かつ、深さが深く形成されている。
ース領域２３及び第２ドレイン領域２４に比べて高不純
物１１Ｊ度で、かつ、深さが深く形成されている。
第３の工程は第１図（Ｃ）に示す如く熱処理保護膜２７
を被覆した状態で又は熱処理保５膜２７を形成すること
なく直接に熱処理を行ない、各領域２３〜２６の電気的
活性化を行なう。
を被覆した状態で又は熱処理保５膜２７を形成すること
なく直接に熱処理を行ない、各領域２３〜２６の電気的
活性化を行なう。
第４の工程は第１図（ｄ）に示す如く、ダミーゲート２
２を使いパターン反転法によりショットキーゲート２８
を形成する。
２を使いパターン反転法によりショットキーゲート２８
を形成する。
第５の工程は第１図（ｅ）に示す如く、第１ソース領域
２５及び第１ドレイン領域２６上にオーミック電極２９
．３０を形成する。このようにして、本発明ではダミー
ゲートを使ったセルフアライメントプロセスを適用して
ＬＤＤ構造の半導体装置が製造できる。
２５及び第１ドレイン領域２６上にオーミック電極２９
．３０を形成する。このようにして、本発明ではダミー
ゲートを使ったセルフアライメントプロセスを適用して
ＬＤＤ構造の半導体装置が製造できる。
本発明では第２の工程（第１図（ｂ））で第１ソース領
域２５及び第１ドレイン領域２６を形成した後、第３の
工程（第１図（Ｃ））で熱処理を行ない、第４の工程（
第１図（ｄ））でショットキーゲート２８を形成してい
る。
域２５及び第１ドレイン領域２６を形成した後、第３の
工程（第１図（Ｃ））で熱処理を行ない、第４の工程（
第１図（ｄ））でショットキーゲート２８を形成してい
る。
すなわち、本発明では第１ソース領域２５及び第１ドレ
イン領域２６の形成及びその電気的活性化のための熱処
理を、ショットキーゲート２８の形成以前に行なってい
るから、熱処理温度の上限はショットキーゲート特性が
劣化しない温度に抑える必要がなく、それ以上の高温（
例えば８００℃〜１２００℃）にすることができる。
イン領域２６の形成及びその電気的活性化のための熱処
理を、ショットキーゲート２８の形成以前に行なってい
るから、熱処理温度の上限はショットキーゲート特性が
劣化しない温度に抑える必要がなく、それ以上の高温（
例えば８００℃〜１２００℃）にすることができる。
第２図は本発明の第１実施例の各：［程説明図を示す。
まず、第２図（ａ）に示す如く、半絶縁性化合物半導体
基板２０の一例としてのＳ、ｌ−ＧａＡｓ基板３１に所
定パターンの５ｆＯｚ注入マスク３２を形成した後、加
速電圧３０ｋｅＶ。
基板２０の一例としてのＳ、ｌ−ＧａＡｓ基板３１に所
定パターンの５ｆＯｚ注入マスク３２を形成した後、加
速電圧３０ｋｅＶ。
ドーズ吊２×１０１２ｃ＃Ｉ−２で３ｉをイオン注入し
て前記チャネル層２１に相当するｎ型チャネル層３３を
形成する。次に第２図（ｂ）に示す如く、チャネル層３
３を形成した側のＧａＡｓ基板３１表面に、３００人厚
０Ａ之Ｎ膜３４をスパッタ法で形成し、その上に１μｍ
厚のＳｉＮ膜を堆積した後、ホトリソグラフィ及びドラ
イエッヂング技術を用いて所定部分のＳｉＮのみ残して
他のＳｉＮ膜部分を除去する。これにより、上記所定部
分のＳｉＮ膜が第２図（ｂ）に３５で示す如く前記ダミ
ーゲ−１・２２に相当するダミーゲートとして形成され
る（以上、前記第１のニ［稈）。
て前記チャネル層２１に相当するｎ型チャネル層３３を
形成する。次に第２図（ｂ）に示す如く、チャネル層３
３を形成した側のＧａＡｓ基板３１表面に、３００人厚
０Ａ之Ｎ膜３４をスパッタ法で形成し、その上に１μｍ
厚のＳｉＮ膜を堆積した後、ホトリソグラフィ及びドラ
イエッヂング技術を用いて所定部分のＳｉＮのみ残して
他のＳｉＮ膜部分を除去する。これにより、上記所定部
分のＳｉＮ膜が第２図（ｂ）に３５で示す如く前記ダミ
ーゲ−１・２２に相当するダミーゲートとして形成され
る（以上、前記第１のニ［稈）。
次に注入マスク３２及びダミーゲート３５をマスクとし
て第２図（ｂ）に示す如く、加速電圧５０ｋｅＶ、ドー
ズＥｉ、 ６ Ｘ １０１２ｃｍ−２でＳｉのイオン注
入を行ない、注入マスク３２及びダミーゲート３５で覆
われていないｎ型チャネル層３３部分に、ｎ′層３６及
び３７を第２ソース領域及び第２ドレイン領域として形
成する。
て第２図（ｂ）に示す如く、加速電圧５０ｋｅＶ、ドー
ズＥｉ、 ６ Ｘ １０１２ｃｍ−２でＳｉのイオン注
入を行ない、注入マスク３２及びダミーゲート３５で覆
われていないｎ型チャネル層３３部分に、ｎ′層３６及
び３７を第２ソース領域及び第２ドレイン領域として形
成する。
しかる後に、第２図（Ｃ）に示す如く、ダミーゲート３
５の側面に０．３μｍ厚のＳｉＯ２によるサイドウオー
ル３８を異方性ドライエツチングで形成した後、加速電
圧１２０ｋｅＶ、ドーズｆｆｔ４Ｘｉ ｏ １４．、−
２で３ｉのイオン注入を行ない、注入マスク３２、ダミ
ーゲート３５及びサイドウオール３８に覆われていない
ｎ′層３６．３７の部分に、これよりも高不純物濃度で
、深さの深いｎ＋＋層３９及び４０を夫々第１ソース領
域及び第１ドレイン領域として形成する（以上、前記第
２の工程）次に、サイドウオール３８をふつ酸（ＨＦ）
で除去すると共に注入マスク３２も除去した後、化学気
相成長法（ＣＶＤ法）を適用して第２図（ｄ）に示す如
＜５ｉＯｚによる熱処理保護膜４１（前記熱処理保護膜
２７に相当）を形成、する。しかる後に、前記各領域３
３．３６．３７．３９及び４０ （ｎ、ｎ’及びｎ＋＋
層）の電気的活性化熱処理を１１００℃の温度で５秒間
行なう（以上、前記第３の工程）。
５の側面に０．３μｍ厚のＳｉＯ２によるサイドウオー
ル３８を異方性ドライエツチングで形成した後、加速電
圧１２０ｋｅＶ、ドーズｆｆｔ４Ｘｉ ｏ １４．、−
２で３ｉのイオン注入を行ない、注入マスク３２、ダミ
ーゲート３５及びサイドウオール３８に覆われていない
ｎ′層３６．３７の部分に、これよりも高不純物濃度で
、深さの深いｎ＋＋層３９及び４０を夫々第１ソース領
域及び第１ドレイン領域として形成する（以上、前記第
２の工程）次に、サイドウオール３８をふつ酸（ＨＦ）
で除去すると共に注入マスク３２も除去した後、化学気
相成長法（ＣＶＤ法）を適用して第２図（ｄ）に示す如
＜５ｉＯｚによる熱処理保護膜４１（前記熱処理保護膜
２７に相当）を形成、する。しかる後に、前記各領域３
３．３６．３７．３９及び４０ （ｎ、ｎ’及びｎ＋＋
層）の電気的活性化熱処理を１１００℃の温度で５秒間
行なう（以上、前記第３の工程）。
次に、熱処理保３膜４１を例えばりん酸で除去した後、
ホトレジストを塗布し平坦化を行ない、ドライエツチン
グにより第２図（ｅ）に爪す如く、ダミーゲート３５の
頭部が露出するまでホトレジスト４２をエツチングする
。
ホトレジストを塗布し平坦化を行ない、ドライエツチン
グにより第２図（ｅ）に爪す如く、ダミーゲート３５の
頭部が露出するまでホトレジスト４２をエツチングする
。
その後、ダミーゲート３５及びダミーゲート３５に対応
したＡｌ１Ｎ膜３４の部分を夫々エツチング除去した後
、ショットキーゲート材料のタングステンシリサイドＷ
１．。Ｓ’０．６をスパッタして第２図（ｅ）に示す如
く、ダミーゲート３５がｂとあった部分と（れ以外のホ
トレジスト４２．トにＷｌ、ＯＳ ’ ０．６膜４３を
形成する。
したＡｌ１Ｎ膜３４の部分を夫々エツチング除去した後
、ショットキーゲート材料のタングステンシリサイドＷ
１．。Ｓ’０．６をスパッタして第２図（ｅ）に示す如
く、ダミーゲート３５がｂとあった部分と（れ以外のホ
トレジスト４２．トにＷｌ、ＯＳ ’ ０．６膜４３を
形成する。
次に、リフトオフ法によりｎ型チャネル層３３上に形成
されたＷｌ、ＯＳ ’ ０．６膜４３だけをショット・
キーゲート（前記ショットキーゲート２８に相当）とし
て残し、他の部分のＷｌ、ＯＳ ’ Ｏ，［ｉ膜４３を
ホトレジスト４２と共に除去し、更にＡｌ１Ｎ膜３４も
除去する（第２図（ｇ））。以上の第２図（ｅ）、（ｆ
）の各工程によるダミーゲート３５を用いたパターン反
転法により前記第４の工程が実現される。
されたＷｌ、ＯＳ ’ ０．６膜４３だけをショット・
キーゲート（前記ショットキーゲート２８に相当）とし
て残し、他の部分のＷｌ、ＯＳ ’ Ｏ，［ｉ膜４３を
ホトレジスト４２と共に除去し、更にＡｌ１Ｎ膜３４も
除去する（第２図（ｇ））。以上の第２図（ｅ）、（ｆ
）の各工程によるダミーゲート３５を用いたパターン反
転法により前記第４の工程が実現される。
最後に、第１ソース領域２５及び第１ドレイン領域゛２
６の夫々の上にＡｕＧｅを約１００００厚で蒸着した後
、その上にＡｕを約１００００厚で形成して、第２図（
ｈ）に示す如くオーミック電極４４゜４５（前記２９．
３０に相当）を形成する（以上、第５の工程）。これに
よりＬＤＤ構造のＧａＡＳＭＥＳＦＥＴが完成する。
６の夫々の上にＡｕＧｅを約１００００厚で蒸着した後
、その上にＡｕを約１００００厚で形成して、第２図（
ｈ）に示す如くオーミック電極４４゜４５（前記２９．
３０に相当）を形成する（以上、第５の工程）。これに
よりＬＤＤ構造のＧａＡＳＭＥＳＦＥＴが完成する。
本実施例によれば、ダミーゲート３５を使ってｎ＋“層
３９．４０とｎ′層３６．３７をセルフアライメントプ
ロセスで形成した後で熱処理を行なうようにしたので、
熱処理の温度を１１００℃程度まで高温化できる。この
ため、ｎ＋＋層３９゜４０のシート抵抗を従来に比し低
下することができ、これによりンース抵抗が小さくなり
、ＦＥＴの相互コンダクタンスＱｍを増大することがで
きる。
３９．４０とｎ′層３６．３７をセルフアライメントプ
ロセスで形成した後で熱処理を行なうようにしたので、
熱処理の温度を１１００℃程度まで高温化できる。この
ため、ｎ＋＋層３９゜４０のシート抵抗を従来に比し低
下することができ、これによりンース抵抗が小さくなり
、ＦＥＴの相互コンダクタンスＱｍを増大することがで
きる。
第３図は本発明者の試作実験結果によるゲート長対相互
コンダクタンス特性を示し、本実施例による特性は実線
工で示す如くになり、従来方法により製造されたＭＥＳ
ＦＥＴの特性■に比べ、同じゲート長では相互コンダク
タンスＯｍが増大した特性が得られた。
コンダクタンス特性を示し、本実施例による特性は実線
工で示す如くになり、従来方法により製造されたＭＥＳ
ＦＥＴの特性■に比べ、同じゲート長では相互コンダク
タンスＯｍが増大した特性が得られた。
なお、上記の第１実施例では、ｎ′層３６゜３７を形成
した後、ダミーゲート３５の側面にサイドウオールを形
成してｎ＋＋層３９．４０を形成したが、ダミーゲート
３５の側面にサイドウオールを形成してから、まずｎ
＋ ＋ Ｆをイオン注入法により形成し、その後でサイ
ドウオールを除去してからイオン注入を再び行なってｎ
′層を形成するようにしてもよい。また、Ａｌ１Ｎ膜３
４なしでチャネル層３３上に直接ダミーゲート３５を形
成しても同様の効果が得られる。
した後、ダミーゲート３５の側面にサイドウオールを形
成してｎ＋＋層３９．４０を形成したが、ダミーゲート
３５の側面にサイドウオールを形成してから、まずｎ
＋ ＋ Ｆをイオン注入法により形成し、その後でサイ
ドウオールを除去してからイオン注入を再び行なってｎ
′層を形成するようにしてもよい。また、Ａｌ１Ｎ膜３
４なしでチャネル層３３上に直接ダミーゲート３５を形
成しても同様の効果が得られる。
次に、本発明の第２実施例について第４図と共に説明す
る１、同図中、第２図と同一構成部分には同一符号を付
し、その説明を省略する。本実施例は第２の］［稈が第
１実施例と相違し、それ以外の各工程（第４図（ａ）、
（ｂ）、（ｄ）〜（ｑ））は第１実施１例と同様である
。ただし、第４図（ｂ）に示すｎ′層形成のためのイオ
ン注入は、第１実流側に比べてドーズ蚤が８×１０１２
α−２と異なっている。
る１、同図中、第２図と同一構成部分には同一符号を付
し、その説明を省略する。本実施例は第２の］［稈が第
１実施例と相違し、それ以外の各工程（第４図（ａ）、
（ｂ）、（ｄ）〜（ｑ））は第１実施１例と同様である
。ただし、第４図（ｂ）に示すｎ′層形成のためのイオ
ン注入は、第１実流側に比べてドーズ蚤が８×１０１２
α−２と異なっている。
上記のｎ′層３６．３７を形成した後、第４図（Ｃ）に
示す如く、ダミーゲート３５及びＳｉ０２注入マスク３
２を残した状態で、ステップカバレージの良い膜として
５ｔＯ２膜４７を２５００人の膜厚で形成する。このと
き、５ｉＯｚ膜４７は膜厚とほぼ等しい厚さだけダミー
ゲート３５の側壁にも形成されるようにする。
示す如く、ダミーゲート３５及びＳｉ０２注入マスク３
２を残した状態で、ステップカバレージの良い膜として
５ｔＯ２膜４７を２５００人の膜厚で形成する。このと
き、５ｉＯｚ膜４７は膜厚とほぼ等しい厚さだけダミー
ゲート３５の側壁にも形成されるようにする。
この後、第４図（Ｃ）に示すように、加速電圧２００Ｋ
ｅ Ｖ、ドーズ層６ｘ １０”ａｎ−２で３ｉをイオ
ン注入してｎ４＋層３９及び４０を、第１ソース領域及
び第１ドレイン領域としてｎ’ Ｆ３３６゜３７中に形
成する。この後で５ｉＯｚ膜４７を熱処理保護膜として
１１００℃で５秒間熱処理を行なう。
ｅ Ｖ、ドーズ層６ｘ １０”ａｎ−２で３ｉをイオ
ン注入してｎ４＋層３９及び４０を、第１ソース領域及
び第１ドレイン領域としてｎ’ Ｆ３３６゜３７中に形
成する。この後で５ｉＯｚ膜４７を熱処理保護膜として
１１００℃で５秒間熱処理を行なう。
以上、第１実施例と同様の工程を経ることにより、最終
的に第４図（ｇ）に示す如き、ｌ−Ｄ Ｄ構造のＧａＡ
ｓＭＥＳＦＥＴが製造される。本実施例も第１実施例と
同様にＱｍが向上する。
的に第４図（ｇ）に示す如き、ｌ−Ｄ Ｄ構造のＧａＡ
ｓＭＥＳＦＥＴが製造される。本実施例も第１実施例と
同様にＱｍが向上する。
前記第１実施例はりイドウオール３８を設けてｎ＋＋層
３９，４０をダミーゲート３５がら離して形成している
のに対し、本実施例ではサイドウオール３８は設けない
ので、ｎ“＋層形成時のイオン注入時のエネルギーを上
げなければならず、またドーズ扮も上げなければならず
、またシコートチャネル効果も第１実施例に比し若干大
ぎ（なるので、特性は第１実施例の方が良い。
３９，４０をダミーゲート３５がら離して形成している
のに対し、本実施例ではサイドウオール３８は設けない
ので、ｎ“＋層形成時のイオン注入時のエネルギーを上
げなければならず、またドーズ扮も上げなければならず
、またシコートチャネル効果も第１実施例に比し若干大
ぎ（なるので、特性は第１実施例の方が良い。
これに対し、第２実施例は第１実施例のようなサイドウ
オール形成工程が無いので工程数が少ないという特長が
ある。
オール形成工程が無いので工程数が少ないという特長が
ある。
なお第２実施例ではダミーゲート３５としてＳ ｉ Ｎ
Ｍ ｎ ”＋層スルー注入用膜４７として５ｉＯｚを
用いたが、これに限定されるものではなく、両者を選択
的に除去できる組合せであればどのような材質でもよい
。また、第２実施例ではＳ！Ｏｚ膜４７と５ｆＯｚより
なる注入マスク３２を除去後に、ダミーゲート３５の平
坦化及び頭出しを行なったが、両者を残した状態で平坦
化及びダミーゲート３５の頭出しを行なうようにしても
よい。更に、ダミーゲート３５をＡｅＮ膜３４を介さず
、直接にチャネル層３３上に形成してもよい。
Ｍ ｎ ”＋層スルー注入用膜４７として５ｉＯｚを
用いたが、これに限定されるものではなく、両者を選択
的に除去できる組合せであればどのような材質でもよい
。また、第２実施例ではＳ！Ｏｚ膜４７と５ｆＯｚより
なる注入マスク３２を除去後に、ダミーゲート３５の平
坦化及び頭出しを行なったが、両者を残した状態で平坦
化及びダミーゲート３５の頭出しを行なうようにしても
よい。更に、ダミーゲート３５をＡｅＮ膜３４を介さず
、直接にチャネル層３３上に形成してもよい。
また、上記の各実施例において、熱処理は熱処理保護膜
４１やＳｉＯ２膜４７を残した状態で行なったが、それ
らを除去して裸のまま（又はＡ之Ｎ膜３４は残して）Ａ
ｓ圧雰囲気アニールしてもよく、第２実施例の場合は５
ｆＯｚ膜４７を除去して新たな熱処理保護膜を形成した
後で熱処理を行なうようにしてもよい。また更に、ダミ
ーゲート３５．サイドウオール３８．ショットキーゲー
ト４３等の材質は実施例のものに限定されるものではな
いことは勿論である。
４１やＳｉＯ２膜４７を残した状態で行なったが、それ
らを除去して裸のまま（又はＡ之Ｎ膜３４は残して）Ａ
ｓ圧雰囲気アニールしてもよく、第２実施例の場合は５
ｆＯｚ膜４７を除去して新たな熱処理保護膜を形成した
後で熱処理を行なうようにしてもよい。また更に、ダミ
ーゲート３５．サイドウオール３８．ショットキーゲー
ト４３等の材質は実施例のものに限定されるものではな
いことは勿論である。
上述の如く、本発明によれば、熱処Ｕ＠度を従来方法に
比べ高温化できるので、第１ソース領域及び第１ドレイ
ン領域のシート抵抗を小にすることができ、これにより
ＦＥＴの相互コンダクタンスＱｍを増大でき、より高速
なＬＤＤ格造のＧａＡｓＭＥＳＦＥＴを！Ｉｌ造するこ
とができる等の特長を有するものである。
比べ高温化できるので、第１ソース領域及び第１ドレイ
ン領域のシート抵抗を小にすることができ、これにより
ＦＥＴの相互コンダクタンスＱｍを増大でき、より高速
なＬＤＤ格造のＧａＡｓＭＥＳＦＥＴを！Ｉｌ造するこ
とができる等の特長を有するものである。
第１図は本発明の原理説明図、
第２図は本発明の第１実施例の各：［稈説明図、第３図
はゲート長対相互コンダクタンス特性図、第４図は本発
明の第２実施例の各］［稈説明図、第５図はＧａＡＳ
ＭＥＳＦＥＴの一例の構造断面図、 第６図及び第７図は夫々従来の製造方法の各個における
各工程説明図である。 図において、 ２０は半絶縁性化合物半導体基板、 ２１はチャネル層 ２２はダミーゲート、 ２３は第２ソース領域、 ２４は第２ドレイン領域、 ２５は第１ソース領域、 ２６は第１ドレイン領域、 ２８はショットキーゲート、 ２９．３０はオーミック電極 である。 本発明の原理説明図 第１図 ゲート長（／Ｊｍ） ｙ−ト長対相互コンダクタンス特性図 第３図 ＧａＡｓ避５ＦＥＴの一例の構造断面図１！５図 従来の製造方法の一例の各工程説明図 ＄６ 図（その１） 本発明の第２５ 第 （流側の各工程説明図 ；４図 従来の製造方法の一例の各工程説明図 筒 ６ 図（その２） ６層、、Ｃ訃；グ） 第７図
はゲート長対相互コンダクタンス特性図、第４図は本発
明の第２実施例の各］［稈説明図、第５図はＧａＡＳ
ＭＥＳＦＥＴの一例の構造断面図、 第６図及び第７図は夫々従来の製造方法の各個における
各工程説明図である。 図において、 ２０は半絶縁性化合物半導体基板、 ２１はチャネル層 ２２はダミーゲート、 ２３は第２ソース領域、 ２４は第２ドレイン領域、 ２５は第１ソース領域、 ２６は第１ドレイン領域、 ２８はショットキーゲート、 ２９．３０はオーミック電極 である。 本発明の原理説明図 第１図 ゲート長（／Ｊｍ） ｙ−ト長対相互コンダクタンス特性図 第３図 ＧａＡｓ避５ＦＥＴの一例の構造断面図１！５図 従来の製造方法の一例の各工程説明図 ＄６ 図（その１） 本発明の第２５ 第 （流側の各工程説明図 ；４図 従来の製造方法の一例の各工程説明図 筒 ６ 図（その２） ６層、、Ｃ訃；グ） 第７図
Claims (5)
- （１）半絶縁性化合物半導体基板（２０）に形成された
チャネル層（２１）上にダミーゲート（２２）を形成す
る第１の工程と、 該ダミーゲート（２２）をマスクとしてセルフアライメ
ントイオン注入により該チャネル層（２１）より高不純
物濃度の第２ソース領域（２３）及び第２ドレイン領域
（２４）を形成し、また少なくとも別のセルフアライメ
ントイオン注入を行なって該第２ソース領域（２３）及
び第２ドレイン領域（２４）の夫々よりも高不純物濃度
で、かつ、深さの深い不純物層を該ダミーゲート（２２
）に対して離れた位置に第１ソース領域（２５）及び第
１ドレイン領域（２６）として形成する第２の工程と、 該第１、第２ソース領域（２５、２３）及び該第１、第
２ドレイン領域（２６、２４）の夫々の電気的活性化を
行なうための熱処理を施す第３の工程と、 該ダミーゲート（２２）を使いパターン反転法によりシ
ョットキーゲート（２８）を形成する第４の工程と、 該第４の工程を経た半導体装置の該第１ソース領域（２
５）及び第１ドレイン領域（２６）の夫々にオーミック
電極（２９、３０）を形成する第５の工程と、 を含むことを特徴とする半導体装置の製造方法。 - （２）前記第２の工程は、前記ダミーゲート（２２）を
マスクとしてセルフアライメントイオン注入で前記第２
ソース領域（２３）及び第２ドレイン領域（２４）を形
成する工程と、該ダミーゲート（２２）にサイドウォー
ルを形成し、該ダミーゲート（２２）及びサイドウォー
ルをマスクとしてセルフアライメントイオン注入により
該第２ソース領域（２３）及び第２ドレイン領域（２４
）の各一部に前記第１ソース領域（２５）及び第１ドレ
イン領域（２６）を形成する工程とよりなることを特徴
とする特許請求の範囲第１項記載の半導体装置の製造方
法。 - （３）前記第２の工程は、前記ダミーゲート（２２）に
サイドウォールを形成し、該ダミーゲート（２２）及び
サイドウォールをマスクとしてセルフアライメントイオ
ン注入により該第１ソース領域（２５）及び第１ドレイ
ン領域（２６）を形成する工程と、該サイドウォールを
除去後該ダミーゲート（２２）をマスクとしてセルフア
ライメントイオン注入により該第１ソース領域（２５）
及び第１ドレイン領域（２６）の各一部に前記第２ソー
ス領域（２３）及び第２ドレイン領域（２４）を形成す
る工程とよりなることを特徴とする特許請求の範囲第１
項記載の半導体装置の製造方法。 - （４）前記第２の工程は、前記ダミーゲート（２２）を
マスクとしてセルフアライメントイオン注入で前記第２
ソース領域（２３）及び第２ドレイン領域（２４）を形
成する工程と、前記半導体基板（２０）及び該ダミーゲ
ート（２２）上に膜を被覆する工程と、該膜を通してセ
ルフアライメントイオン注入を行なつて、前記第１ソー
ス領域（２５）及び第１ドレイン領域（２６）を形成す
る工程とよりなることを特徴とする特許請求の範囲第１
項記載の半導体装置の製造方法。 - （５）前記第３の工程における熱処理の温度範囲を８０
０℃〜１２００℃に選定したことを特徴とする特許請求
の範囲第１項乃至第４項のうちいずれか一項記載の半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32081587A JPH01161873A (ja) | 1987-12-18 | 1987-12-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32081587A JPH01161873A (ja) | 1987-12-18 | 1987-12-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01161873A true JPH01161873A (ja) | 1989-06-26 |
Family
ID=18125538
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32081587A Pending JPH01161873A (ja) | 1987-12-18 | 1987-12-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01161873A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01233774A (ja) * | 1988-03-14 | 1989-09-19 | Rohm Co Ltd | Ｍｅｓ型半導体装置の製造方法 |
| FR2696873A1 (fr) * | 1992-10-09 | 1994-04-15 | Mitsubishi Electric Corp | Transistor à effet de champ et procédé pour sa fabrication. |
-
1987
- 1987-12-18 JP JP32081587A patent/JPH01161873A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01233774A (ja) * | 1988-03-14 | 1989-09-19 | Rohm Co Ltd | Ｍｅｓ型半導体装置の製造方法 |
| FR2696873A1 (fr) * | 1992-10-09 | 1994-04-15 | Mitsubishi Electric Corp | Transistor à effet de champ et procédé pour sa fabrication. |
| US5486710A (en) * | 1992-10-09 | 1996-01-23 | Mitsubishi Denki Kabushiki Kaisha | Field effect transistor |
| US5585289A (en) * | 1992-10-09 | 1996-12-17 | Mitsubishi Denki Kabushiki Kaisha | Method of producing metal semiconductor field effect transistor |
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