JPS63281473A - 電界効果型半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電界効果型半導体装置及びその製造方法に関す
る。

〔従来の技術〕

半導体装置９例えば砒化カリウム（ＧａＡｓ）を用いた
ショットキ障壁型電界効果トランジスタ（以下、ＭＥＳ
ＦＥＴと称す）として、第３図に示すような構造のもの
が知られている。第３図において、１は耐熱性のケート
電極、２ａはソース電極、２ｂはトレイン電極、３はＧ
ａＡｓからなる動作層、４ｂは高濃度不純物半導体結晶
層（以下高濃度不純物層という）、５はＳｉＯ□膜、６
は半絶縁性のＧ　ａ　Ａ　ｓ基板である。

この構造を有するＭＥＳＦＥＴにおいては、高濃度不純
物層４ｂの存在により、ソース、ドレインの直列寄生抵
抗か低減され、高い相互コンダクタンス、低いオン抵抗
が得られ、ＦＥＴの高速動作が可能となる。現在このよ
うなＦＥＴもしくはＦＥＴを用いた集積回路が製作され
ている。

〔発明が解決しようとする問題点〕

上述のＧａＡｓ　　ＭＥＳＦＥＴを製作する場合、高濃
度不純物層４ｂは、ゲート電極及びゲート電極の側面に
形成された絶縁材からなる側壁をマスクとした選択成長
によって形成される。側壁は高濃度不純物層４ｂとケー
ト電極１が接触しケート電極の耐圧が減少するのを防ぐ
ために設けである。しかし、側壁を設けたことにより、
側壁下に高抵抗の領域が生じるため、ソース、トレイン
の寄生抵抗か十分低減されない。

また、高濃度不純物層４ｂの濃度を低くすると、ゲート
電極と高濃度不純物層が接触した場合のゲート耐圧の劣
化を防ぐことができ、側壁を用いずにＦＥＴを製作する
ことが可能となる。しかしながら、高濃度不純物層４ｂ
のシート抵抗が増加するため、この場合も寄生抵抗を十
分に低減することができなくなる。

さらに、第４図に示ずように側壁下の領域の抵抗を低減
させるため、高濃度不純物層４ｂを形成する前にケート
電ｉ１のみをマスクとしてイオン注入を行ないＧａＡｓ
基板６に高濃度不純物層９を形成する方法がある。しが
しながら、このようにイオン注入を行った場合は短チヤ
ネル効果が顕著になり、短いゲート長のＦＥＴを製作す
る際に、しきい値電圧の制御が困難となる問題がある。

本発明の目的は、短チヤネル効果の増大を生しさせるこ
となくソース、ドレインの直列寄生抵抗を低減した電界
効果型半導体装置及びその製造方法を提供することにあ
る。

〔問題点を解決するための手段〕

第１の発明の電界効果型半導体装置は、半絶縁性半導体
基板に形成された一導電型半導体動作層と、前記半導体
動作層上に形成されたゲート電極と、前記ゲート電極の
側面に接して形成された一導電型低濃度不純物層と、前
記ゲート電極と所定間隔をおいて前記低濃度不純物層上
に設けられた一導電型高濃度不純物層とを含んで構成さ
れる。

第２の発明の電界効果型半導体装置の製造方法は、半絶
縁性半導体基板に一導電型半導体動作層を形成する工程
と、前記半導体動作層上にゲート電極を形成する工程と
、前記ゲート電極をマスクとし前記半導体動作層上のソ
ース・ドレイン領域に一導電型低濃度不純物層を形成す
る工程と、前記低濃度不純物層上でかつ前記ゲート電極
の側面に絶縁膜からなる側壁を形成する工程と、前記ケ
ート電極と側壁とをマスクとし前記低濃度不純物層上に
一導電型高濃度不純物層を形成する工程とを含んて構成
される。

〔作用〕

本発明は、ソース・トレインを低濃度不純物層＝５− と高濃度不純物層からなる２つの選択成長層を用いて形
成する。二とにより、直列寄生抵抗の著しい低減を可能
とするものである。

高濃度不純物層によりソース、トレイン領域の　□シー
ト抵抗は低減され、また側壁下には、動作層のほか低濃
度不純物層が導入されているため、寄生抵抗の増加が従
来に比べ抑制される。特に、エンハンスメント型ＦＥＴ
においては、動作層の抵抗が大てあり、低濃度不純物層
導入による抵抗の低減効果は大きい。

また、本発明ではソース・ドレインにイオン注入層を用
いていないため、短チヤネル効果の増大は生しない。

〔実施例〕

以下に、本発明の実施例について図面を参照して説明す
る。第１図（ａ）〜（ｄ）は本発明の一実施例を説明す
るために工程順に示した半導体チップの断面図である。

まず第１図（ａ）に示ずように、半絶縁性のＧ　ａ　Ａ
　ｓ基板６上にＳｉイオンを５０　ｋ　ｅ　Ｖ　。

ドーズｊＬ２×１０１２ｃｍ−２の条件で選択的にイオ
ン注入し、ＣＶＤ　　Ｓ　ｉ　Ｏ２膜を保護膜として８
００°Ｃｌ２Ｏ分間の熱処理を行いＧ　ａ　Ａ　ｓから
なる動作層３を形成した。次に保護膜を除去した後、ス
パッタ法を用いてタングステンシリサイド（ＷＳｌ）を
ＧａＡｓ動作層３及びＧａＡｓ基板６上全面に０．５μ
ｍの厚さに堆積した後、四フッ化炭素を用いたトライエ
ツチング法でＷＳｌを加工し、ゲート電極１を形成した
。

次に、第１図（ｂ）に示すようにＧａＡｓ基板６の所定
部分にＳｉＯ□膜７を形成した後、ゲート電極１及び５
ｉ０２Ｊｌ（７をマスクとして、ソース・ドレイン領域
に不純物濃度が２　Ｘ　１０１７ｃｍ−３である低濃度
不純物層４ａをＭＯＣＶＤ法を用い７００℃で膜厚０，
１５μｍ選択成長することにより形成した。

次に５ｉ０２膜７を除去した後、第１図（ｃ）に示すよ
うに、ＣＶＤ法によりＳ　ｉ　０２膜を全面に０．３μ
ｍの膜厚で被着した後、レジスト膜をマスクとしてＣＦ
４を用いた異方性エツチングでＳｉＯ２膜を加工し、ゲ
ート電極１の側面のみにＳｉＯ□膜５を残した。次にこ
のレジスト膜を除去した後、ゲート電極１　、　Ｓ　ｉ
　０２膜５及び５ｉ０２膜８をマスクとして２×１０１
８ｃｍ−３のＳｉを含む高濃度不純物層をＭＯＣＶＤ法
て膜厚０．３μｍ！！択成長した。

最後に第１図（ｄ）に示すように、高濃度不純物層上に
ＡｕＧｅ系のソース、トレイン電極を形成し、ＰＥＴの
製作を完了した。

上述のＦＥＴのほか、従来の第３図、第４図に示されて
いるＦＥＴも製作した。第３図のＦ　Ｅ　’ｒでは高濃
度不純物層４ｂは濃度か２×１０１８ｃｍ−３膜厚０．
３μｍである。また、第４図のＦＥＴではイオン注入に
よる高濃度不純物層は５０ｋｅＶ。

７　Ｘ　１０１２ｃｍ−２の条件で注入した後、ＳｉＮ
を保護膜として７５０℃、２０分の熱処理を行うことに
より形成した。

これらのＦＥＴを１００個づつ選び、相互コンダクタン
スｇｍとしきい値電圧Ｖ。のゲート長依存性を調べた結
果を第２図に示す。第２図より本実施例によるＦＥＴが
従来のＦＥＴに比べて短チヤネル効果を抑えつつ高いｇ
ｍを有していることが明らかになった。

上記の実施例では不純物層をＭＯＣＶＤ法を用いて選択
成長を行ったが、他にＬＰＥ、ＭＢＥ等の成長方法を用
いても本発明の趣旨を逸脱するものではない。

〔発明の効果〕

以上説明したように本発明は、ソース・ドレインを低濃
度不純物層と高濃度不純物層の２種類の選択成長層を用
いて形成することにより短チヤネル効果を増大させずに
直列寄生抵抗の低減した電界効果型半導体装置か得られ
る。

【図面の簡単な説明】

第１図（ａ）〜　（ｄ）は本発明の一実施例を説明する
ための工程順に示した半導体チップの断面図、第２図は
実施例と従来例のＦＥＴ特性を示した図、第３図及び第
４図は従来のＭＥＳＦＥＴの断面図である。 １・・・ゲート電極、２ａ・・・ソース電極、２ｂ・・
・ドレイン電極、３・・・動作層、４ａ・・・低濃度不
純物層、４ｂ・・・高濃度不純物層、５・・・５ｉＯｚ
膜、６・・・ＧａＡｓ基板、７，８・・・５ｉ０２膜、
９・・・高濃度不純物層。 鱈Ｚ図 ケ゛−戚、Ｉｇ）を沁

Claims (2)

【特許請求の範囲】
1. （１）半絶縁性半導体基板に形成された一導電型半導体
   動作層と、前記半導体動作層上に形成されたゲート電極
   と、前記ゲート電極の側面に接して形成された一導電型
   低濃度不純物層と、前記ゲート電極と所定間隔をおいて
   前記低濃度不純物層上に設けられた一導電型高濃度不純
   物層とを含むことを特徴とする電界効果型半導体装置。
2. （２）半絶縁性半導体基板に一導電型半導体動作層を形
   成する工程と、前記半導体動作層上にゲート電極を形成
   する工程と、前記ゲート電極をマスクとし前記半導体動
   作層上のソース・ドレイン領域に一導電型低濃度不純物
   層を形成する工程と、前記低濃度不純物層上でかつ前記
   ゲート電極の側面に絶縁膜からなる側壁を形成する工程
   と、前記ゲート電極と側壁とをマスクとし前記低濃度不
   純物層上に一導電型高濃度不純物層を形成する工程とを
   含むことを特徴とする電界効果型半導体装置の製造方法
   。