JPS6070772A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPS6070772A JPS6070772A JP58179644A JP17964483A JPS6070772A JP S6070772 A JPS6070772 A JP S6070772A JP 58179644 A JP58179644 A JP 58179644A JP 17964483 A JP17964483 A JP 17964483A JP S6070772 A JPS6070772 A JP S6070772A
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- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
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- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は高性能の電界効果トランジスタの新規な製造
方法に関、するものである。
方法に関、するものである。
以下、てヒ化ガリウム（ＧａＡｅ）電界効果トランジス
タ（ＦＥＴ）の場合を例にとり説明する。
タ（ＦＥＴ）の場合を例にとり説明する。
第１図（Ｎ〜（Ｃ）は従来のＧ ａ Ａ ｅ ＦＥＴの
製造方法の一例の主要段階の状態を示す断面図である。
製造方法の一例の主要段階の状態を示す断面図である。
まず、第１図（Ａ）に示すように、半絶縁性ＧａＡｅカ
ー板（以下「半絶縁性基板」と呼ぶ）（Ｉ）の主面部に
所定の電子濃度を有す４ｎ形ＧａＡ ｅ動作Ｊ曽（以下
「ｎ形動作層」と呼ぶ）（２）をイオン注入法で形成し
、このｎ形動作層（２）の表面の所要部分上にタングス
テンシリサイド（ｗｓｉ）などの高融点金属からなりｎ
形動作層（２）の表面と接する部分の形状がその他の部
分の形状より小さいゲー）を極（３）を形成する。次に
、第１図（Ｂ）に示すように、ゲート電極（３）をマス
クとしたイオン注入法によって、ｎ形動作層（２）の表
面から半絶縁性基板の一部に達するようにｎ形−動作層
（２）の電子濃度より高い電子濃度をｍｌ述のソース電
極およびドレイン電極とのオーミツクコンタトを得るた
めのｎ＋形ＧａＡ ｓ層（以下「ｎ＋形層」と呼ぶ）（
４）を形成する。最後に、第１図（Ｃ）に示すように、
ゲート電極（３）の両側のｎ１形層（４）の表面の一部
分上にそれぞれゲート電極（３）との間に間隔をおいて
ソース電極（６）およびドレイン電極（６）を形成する
と、この従来例の方法になるＧａＡｓ ＦＩＣＴが得ら
れる。
ー板（以下「半絶縁性基板」と呼ぶ）（Ｉ）の主面部に
所定の電子濃度を有す４ｎ形ＧａＡ ｅ動作Ｊ曽（以下
「ｎ形動作層」と呼ぶ）（２）をイオン注入法で形成し
、このｎ形動作層（２）の表面の所要部分上にタングス
テンシリサイド（ｗｓｉ）などの高融点金属からなりｎ
形動作層（２）の表面と接する部分の形状がその他の部
分の形状より小さいゲー）を極（３）を形成する。次に
、第１図（Ｂ）に示すように、ゲート電極（３）をマス
クとしたイオン注入法によって、ｎ形動作層（２）の表
面から半絶縁性基板の一部に達するようにｎ形−動作層
（２）の電子濃度より高い電子濃度をｍｌ述のソース電
極およびドレイン電極とのオーミツクコンタトを得るた
めのｎ＋形ＧａＡ ｓ層（以下「ｎ＋形層」と呼ぶ）（
４）を形成する。最後に、第１図（Ｃ）に示すように、
ゲート電極（３）の両側のｎ１形層（４）の表面の一部
分上にそれぞれゲート電極（３）との間に間隔をおいて
ソース電極（６）およびドレイン電極（６）を形成する
と、この従来例の方法になるＧａＡｓ ＦＩＣＴが得ら
れる。
（）ａＡｓ ＦＥＴの高周波特性を向上させるためには
、ソース抵抗を小さくすることが１要である。このため
に、従来例の方法になるＧａＡｓ’ＦＥＴでは、ゲて、
ソース抵抗を小さくしていた。しかし、ゲート電極（３
）をｎ＋形層（４）に近づけると、ドレイン耐圧が低く
なり、ゲート・ソース間容量が大きくなるという欠点が
あった。また、ｎ＋形層（４）がｎ形動作層（２）と隣
接しているので、ｎ＋形層（４）の形成時にｎ＋形層（
４）からｎ形動作層（２）への不純物の拡散が生じ、ｎ
形動作層（２）の電子濃度分布が変動してしきい値電圧
がばらつくという欠点もあった。
、ソース抵抗を小さくすることが１要である。このため
に、従来例の方法になるＧａＡｓ’ＦＥＴでは、ゲて、
ソース抵抗を小さくしていた。しかし、ゲート電極（３
）をｎ＋形層（４）に近づけると、ドレイン耐圧が低く
なり、ゲート・ソース間容量が大きくなるという欠点が
あった。また、ｎ＋形層（４）がｎ形動作層（２）と隣
接しているので、ｎ＋形層（４）の形成時にｎ＋形層（
４）からｎ形動作層（２）への不純物の拡散が生じ、ｎ
形動作層（２）の電子濃度分布が変動してしきい値電圧
がばらつくという欠点もあった。
この発明は、かかる欠点を除去する目的でなされたもの
で、半絶縁性半導体基板の主面部にこの工面部の一部を
取り囲むように所定のキャリヤ濃度を有する中間層を形
成し、この中間層の表面上に形成された絶縁膜を順次マ
スクに用いて、半絶縁性半導体基板の主面部に中間層の
深さより浅い深さの凹部を形成し、次いで半絶縁性半導
体基板の凹部に面する部分に中間層のキャリア濃度と同
一程度または少し低いキャリア濃度を有し中間層と同一
導電形の動作層を形成し、更に動作層の表面上にゲート
ｔａｇを形成することによって、ソース抵抗が小さく、
ドレイン耐圧の向上およびゲート・ソース間容量の低減
ができ、しかもしきい値電圧のバラツキの少ない高性能
の電界効果トランジスタの新規な製造方法を提供するも
のでおる。
で、半絶縁性半導体基板の主面部にこの工面部の一部を
取り囲むように所定のキャリヤ濃度を有する中間層を形
成し、この中間層の表面上に形成された絶縁膜を順次マ
スクに用いて、半絶縁性半導体基板の主面部に中間層の
深さより浅い深さの凹部を形成し、次いで半絶縁性半導
体基板の凹部に面する部分に中間層のキャリア濃度と同
一程度または少し低いキャリア濃度を有し中間層と同一
導電形の動作層を形成し、更に動作層の表面上にゲート
ｔａｇを形成することによって、ソース抵抗が小さく、
ドレイン耐圧の向上およびゲート・ソース間容量の低減
ができ、しかもしきい値電圧のバラツキの少ない高性能
の電界効果トランジスタの新規な製造方法を提供するも
のでおる。
第２図（Ａ）〜（Ｈ）はこの発明の一実施例のＧａＡθ
ＦＥＴの製造方法の主要段階の状態を示す断面図である
。
ＦＥＴの製造方法の主要段階の状態を示す断面図である
。
図において、第１図に示した符号と同一符号は同等部分
を示す。
を示す。
まず、第２図体）に示すように、この実施例での半絶縁
性半導体基板である半絶縁性ＧａＡ日基板基板下「半絶
縁性基板」と呼ぶ）（１）の工面の所要部分上にフォト
レジスト膜（７）を形成する。次に、第２図（Ｂ）に示
すようＯこ、フォトレジスト膜（７）をマスクとして、
シリコン（Ｓｌ）などのイオンを図示矢印の方向から半
絶縁性基板＋１＋の工面部に注入し所定の電子濃度を有
し厚さの厚いｎ形中間Ｎ（８）を形成する。次に、第２
図（０）に示すように、回置フォトレジ７ト膜（７）を
マスクにしたＳ１イオンの注入法によって、ｎ形中間Ｎ
（８）の表面部にｎ形中間層（８）の電子濃度より高い
電子濃度を有し後述のソース電極およびドレイン電極と
のオーミツクコンタトを得るためのｎ形の高キャリアａ
度層であるｎ＋形層（４）を形成する。次に、第２図（
Ｄ）に示すように、ｎ＋形層（４）の表面上およびフォ
トレジスト膜＋７）の表面上にわたって酸化シリコン（
Ｓ１０２） 膜、窒化シリコン（Ｓｉ３Ｎ４）膜などの
絶縁膜をスパッタリング法またけＣＶＤ法によって形成
したのちに、フォトレジスト膜（７）をフォトレジスト
膜（７）の表面上に形成されている絶縁膜とともに除去
してｎ＋形層（４）の表面上に絶縁膜（９）を残す。こ
のとき、絶縁膜（９）にフォトレジスト膜（７）のパタ
ーンに対応するパターンを有する窓（９ａ）ができる。
性半導体基板である半絶縁性ＧａＡ日基板基板下「半絶
縁性基板」と呼ぶ）（１）の工面の所要部分上にフォト
レジスト膜（７）を形成する。次に、第２図（Ｂ）に示
すようＯこ、フォトレジスト膜（７）をマスクとして、
シリコン（Ｓｌ）などのイオンを図示矢印の方向から半
絶縁性基板＋１＋の工面部に注入し所定の電子濃度を有
し厚さの厚いｎ形中間Ｎ（８）を形成する。次に、第２
図（０）に示すように、回置フォトレジ７ト膜（７）を
マスクにしたＳ１イオンの注入法によって、ｎ形中間Ｎ
（８）の表面部にｎ形中間層（８）の電子濃度より高い
電子濃度を有し後述のソース電極およびドレイン電極と
のオーミツクコンタトを得るためのｎ形の高キャリアａ
度層であるｎ＋形層（４）を形成する。次に、第２図（
Ｄ）に示すように、ｎ＋形層（４）の表面上およびフォ
トレジスト膜＋７）の表面上にわたって酸化シリコン（
Ｓ１０２） 膜、窒化シリコン（Ｓｉ３Ｎ４）膜などの
絶縁膜をスパッタリング法またけＣＶＤ法によって形成
したのちに、フォトレジスト膜（７）をフォトレジスト
膜（７）の表面上に形成されている絶縁膜とともに除去
してｎ＋形層（４）の表面上に絶縁膜（９）を残す。こ
のとき、絶縁膜（９）にフォトレジスト膜（７）のパタ
ーンに対応するパターンを有する窓（９ａ）ができる。
次に、第２図（縛に示すように、ｎ形中間層（８）およ
びｎ＋形Ｎ（４）をアニールするための熱処理を行った
のちに、絶縁膜（９）をマスクとして、半絶縁性基板ｉ
ｌ＋の窓（９ａ）に面する部分にエツチングを施してｎ
形中間層（８）の深さより洩い深さの凹部（ＩＯｉを形
成する。このとき、ｎ＋形層（４）およびｎ形中間層（
８）の一部が凹部（１０）の形成時の横方向エツチング
によって除去されて凹部（ｌＯ）のパターンが窓（９ａ
）のパターンより大きくなる。
びｎ＋形Ｎ（４）をアニールするための熱処理を行った
のちに、絶縁膜（９）をマスクとして、半絶縁性基板ｉ
ｌ＋の窓（９ａ）に面する部分にエツチングを施してｎ
形中間層（８）の深さより洩い深さの凹部（ＩＯｉを形
成する。このとき、ｎ＋形層（４）およびｎ形中間層（
８）の一部が凹部（１０）の形成時の横方向エツチング
によって除去されて凹部（ｌＯ）のパターンが窓（９ａ
）のパターンより大きくなる。
次に、第２図（Ｆ）に示すように、絶縁膜（９）をマス
クとして、８１などのイオンを図示矢印の方向から窓（
９ａ）を通して半絶縁性基板＋１）の凹部（１０）に面
する部分に注入しｎ形中間Ｎ（８）の電子濃度と同一程
度または少し低い電子濃度を有するｎ形動作Ｎ（２）を
形成する。次に、第２図（Ｇ）に示すように、絶縁膜（
９）をマスクとした蒸着法によってｎ形動作層（２）の
表面上に窓（９ａ）を通してゲ〜ｌ・電極（３）を形成
する。
クとして、８１などのイオンを図示矢印の方向から窓（
９ａ）を通して半絶縁性基板＋１）の凹部（１０）に面
する部分に注入しｎ形中間Ｎ（８）の電子濃度と同一程
度または少し低い電子濃度を有するｎ形動作Ｎ（２）を
形成する。次に、第２図（Ｇ）に示すように、絶縁膜（
９）をマスクとした蒸着法によってｎ形動作層（２）の
表面上に窓（９ａ）を通してゲ〜ｌ・電極（３）を形成
する。
このとき形成されるゲート電極（３）は、窓（９ａ）の
パターンが凹部（１０）のパターンより小さいので、ｎ
形中間層（８）と接触しない。最後に、第２図（１（）
に示すように、絶縁膜（９）のゲート電極（３）の周辺
の部分以外の部分をエツチング除去し、ｎ＋形Ｎ（４）
の表面の絶縁膜（９）がエツチング除去されたゲート電
極（３）の両側の部分上にそれぞれソース電極（５）お
よびドレイン電極（６）を形成すると、この実施例の方
法になるＧａＡｓ ＦＩＣＴが得られる。
パターンが凹部（１０）のパターンより小さいので、ｎ
形中間層（８）と接触しない。最後に、第２図（１（）
に示すように、絶縁膜（９）のゲート電極（３）の周辺
の部分以外の部分をエツチング除去し、ｎ＋形Ｎ（４）
の表面の絶縁膜（９）がエツチング除去されたゲート電
極（３）の両側の部分上にそれぞれソース電極（５）お
よびドレイン電極（６）を形成すると、この実施例の方
法になるＧａＡｓ ＦＩＣＴが得られる。
この実施例の方法になるＧａＡｅ ＦＥＴでは、ｎ形中
間層（８）の厚さを厚くすることによって、ソース抵抗
を小、さくすることができる上に、ドレイン耐圧の向上
およびゲート・ソース問答量の低減を図ることができる
。しかも、ｎ形中間層（８）およびｎ＋形層（４）の形
成後にｎ遍動作層（２）を形成するので、ｎ形動作層＋
２１の電子濃度分布がｎ形中間Ｊ！＋８）からの不純物
の拡散によって影響を受けるこ七がなく、また、ｎ形中
間層（８）およびｎ＋形層（４）をアニールするための
熱処理によって半絶縁性基板（１）の主面の窓（９ａ）
に面する部分に生成された熱変成層が凹部（１０）の形
成時のエツチングによって除去されるので、半絶縁性基
板（１）の凹部（１０ｊに面する部分にＦ’）ｒ定の電
子濃度分布を有するｎ形動作Ｎ（２）を再現性よく形成
することが可能となり、しきい値電圧の同らつきをなく
すことがでへる。
間層（８）の厚さを厚くすることによって、ソース抵抗
を小、さくすることができる上に、ドレイン耐圧の向上
およびゲート・ソース問答量の低減を図ることができる
。しかも、ｎ形中間層（８）およびｎ＋形層（４）の形
成後にｎ遍動作層（２）を形成するので、ｎ形動作層＋
２１の電子濃度分布がｎ形中間Ｊ！＋８）からの不純物
の拡散によって影響を受けるこ七がなく、また、ｎ形中
間層（８）およびｎ＋形層（４）をアニールするための
熱処理によって半絶縁性基板（１）の主面の窓（９ａ）
に面する部分に生成された熱変成層が凹部（１０）の形
成時のエツチングによって除去されるので、半絶縁性基
板（１）の凹部（１０ｊに面する部分にＦ’）ｒ定の電
子濃度分布を有するｎ形動作Ｎ（２）を再現性よく形成
することが可能となり、しきい値電圧の同らつきをなく
すことがでへる。
この実施例の方法では、第２図（０）に示した段階にお
いて、ｎ形層（４）をｎ形中間層（８１０表面部に形成
する場合について述べたが、この発明は、ｎ＋形層（４
）を、ソース電極（５）およびドレイン電極（６）の下
敷としてｎ形中間部（８）の表面部に形成する場合にも
適用することができる。
いて、ｎ形層（４）をｎ形中間層（８１０表面部に形成
する場合について述べたが、この発明は、ｎ＋形層（４
）を、ソース電極（５）およびドレイン電極（６）の下
敷としてｎ形中間部（８）の表面部に形成する場合にも
適用することができる。
また、この実施例の方法では、半絶縁性ＧａＡＳ基板ｆ
１＋を用いたが、必ずしもこれは半絶縁性ＧａＡθ基板
である必侠はなく、インジウム・リン（ＩｎＰ）などの
その他の半絶縁性半導体基板を用いてもよい。
１＋を用いたが、必ずしもこれは半絶縁性ＧａＡθ基板
である必侠はなく、インジウム・リン（ＩｎＰ）などの
その他の半絶縁性半導体基板を用いてもよい。
なお、この実施例の方法では、ｎ形動作層（２）。
ｎ＋形層（４）およびｎ形中間層（８）を用いる場合に
ついて述べたが、この発明は、これらの層＋２） 、
＋４＋ 。
ついて述べたが、この発明は、これらの層＋２） 、
＋４＋ 。
（８）をそれぞれｐ形動作層、ｐ＋形層およびｐ形中間
層にする場合にも適用することができる。
層にする場合にも適用することができる。
以上、説明したように、この発明の電界効果トランジス
タの製造方法では、半絶縁性半導体基板の工面部にこの
工面部の一部を取シ囲むように所定のギヤリア濃度を有
する中間層を形成し、この中間層の表面上に形成された
絶縁膜を順次マスクに用いて、半絶縁性半導体基板の工
面部に中間層の深さより浅い深さの凹部を形成し、次い
で半絶縁性半導体基板の凹部に面する部分に中間層のキ
ャリア濃度と同一程度または少し低いキャリア濃度を有
し中間層と同−導電形の動作層を形成し、更に動作層の
表面上にゲート電極を形成するので、中間層の厚さを厚
くすることによって、ソース抵抗を小さくすることがで
きる上に、ドレイン耐圧の向上およびゲート・ソース問
答量の低減を図ることができる。しかも、中間層の形成
後に専ｊ１作層を形成するので、動作層のキャリア濃度
分布が中間層からの不純物の拡散によって影響されるこ
とがなく、半絶縁性半導体基板の凹部に面する部分に所
定のキャリア濃度分布を有する動作層を再現性よく形成
するご４が可能となり、しきい値電圧のばらつきをなく
すことができる。
タの製造方法では、半絶縁性半導体基板の工面部にこの
工面部の一部を取シ囲むように所定のギヤリア濃度を有
する中間層を形成し、この中間層の表面上に形成された
絶縁膜を順次マスクに用いて、半絶縁性半導体基板の工
面部に中間層の深さより浅い深さの凹部を形成し、次い
で半絶縁性半導体基板の凹部に面する部分に中間層のキ
ャリア濃度と同一程度または少し低いキャリア濃度を有
し中間層と同−導電形の動作層を形成し、更に動作層の
表面上にゲート電極を形成するので、中間層の厚さを厚
くすることによって、ソース抵抗を小さくすることがで
きる上に、ドレイン耐圧の向上およびゲート・ソース問
答量の低減を図ることができる。しかも、中間層の形成
後に専ｊ１作層を形成するので、動作層のキャリア濃度
分布が中間層からの不純物の拡散によって影響されるこ
とがなく、半絶縁性半導体基板の凹部に面する部分に所
定のキャリア濃度分布を有する動作層を再現性よく形成
するご４が可能となり、しきい値電圧のばらつきをなく
すことができる。
第１図は従来のＧａＡｓ ＦＥＴの製造方法の一例の主
要段階の状態を順次示す断面図、第２図はこの発明の一
実施例のＧａＡｓ ＦＥＴの製造方法の主要段階の状態
を順次示す断面図である。 図において、（１）は半絶縁性ＧａＡ３基板（半絶縁性
半導体基板） 、［２＋はｎ形動作層、（３）はゲート
電極、（４）はｎ＋形層（高キャリア濃度層）、（５）
はソース電極、（６）はドレイン電極、（８）はｎ形中
間層、（９）は絶縁膜である。 なお、図中同一符号はそれぞれ同一または相当部分を示
す。 代理人 大岩増雄 第１図 （Ａ＞ 第２図 （Ａ）
要段階の状態を順次示す断面図、第２図はこの発明の一
実施例のＧａＡｓ ＦＥＴの製造方法の主要段階の状態
を順次示す断面図である。 図において、（１）は半絶縁性ＧａＡ３基板（半絶縁性
半導体基板） 、［２＋はｎ形動作層、（３）はゲート
電極、（４）はｎ＋形層（高キャリア濃度層）、（５）
はソース電極、（６）はドレイン電極、（８）はｎ形中
間層、（９）は絶縁膜である。 なお、図中同一符号はそれぞれ同一または相当部分を示
す。 代理人 大岩増雄 第１図 （Ａ＞ 第２図 （Ａ）
Claims (1)
- （１１半絶縁性半導体基板の主面の所要部分上にフォト
レジスト膜を形成する工程、このフォトレジスト膜をマ
スクとしたイオン注入法によって上記半絶縁性半導体基
板の主面部に所定のキャリア濃度を有する中間層を形成
する工程、この中間層の表面上に絶縁膜を形成する工程
、この絶縁膜をマスクとしたエツチングによって上記半
絶縁性半導体基板の主面部に上記中間層の深さより浅い
深さの凹部を形成する工程、上記絶縁膜をマスクとした
イオン注入法によって上記半絶縁性半導体基板の上記四
部に面する部分に上記中間層に隣接するように上記中間
層のキャリア濃度と同一程度または少し低いキャリア濃
度を有し上記中間層と同一導電形の動作層を形成する工
程、上記絶縁膜をマスクとした蒸着法によって上記動作
層の表面上にゲート電極を形成する工程、上記絶縁膜の
上記ゲート電極の周辺の部分以外の部分をエツチング除
去する工程、並びに上記中間層の表面の上記絶縁膜のエ
ツチング除去された上記ゲー１− ｉ極の両側の部分に
それぞれ上記中間層のキャリア濃度よシ高いキャリア濃
度を有し上記中間層と同一導電形の高キャリア濃度層を
下敷とするソース電極およびドレイン電極を形成する工
程を備えた電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58179644A JPS6070772A (ja) | 1983-09-26 | 1983-09-26 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58179644A JPS6070772A (ja) | 1983-09-26 | 1983-09-26 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6070772A true JPS6070772A (ja) | 1985-04-22 |
Family
ID=16069370
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58179644A Pending JPS6070772A (ja) | 1983-09-26 | 1983-09-26 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6070772A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60253277A (ja) * | 1984-05-30 | 1985-12-13 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
| JPS63224369A (ja) * | 1987-03-13 | 1988-09-19 | Sharp Corp | 電界効果型半導体装置の製造方法 |
-
1983
- 1983-09-26 JP JP58179644A patent/JPS6070772A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60253277A (ja) * | 1984-05-30 | 1985-12-13 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
| JPS63224369A (ja) * | 1987-03-13 | 1988-09-19 | Sharp Corp | 電界効果型半導体装置の製造方法 |
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