JPH01162959A - 連続データ転送方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［！Ｉ！！要］ 外部記憶装置から複数の内部レジスタに連続的１ニデー
タを転送する連続データ転送方式に関し、パリティエラ
ーが発生しても時間的損失を最小限に抑えて効率の良い
データ転送ができることを目的とし、 パリティエラーを検出した時には、内部レジスタを選択
するポインタ及び外部記憶装置のアドレスを指定するア
ドレスレジスタのカウントアツプを禁止し、エラー発生
ポイントからデータ転送を再開する。

［産業上の利用分野］ 本発明は、外部記憶装置から複数の内部レジスタに連続
的にデータを転送する連続データ転送装置に関する。

外部記憶装置に対するリードアクセスでデータバスの転
送客層を越えるデータを転送させる場合、データバス転
送容量に相当する格納容量をもつレジスタを複数膜Ｇノ
、この複数のレジスタにデータバスの転送容量単位でリ
ードデータを連続的に転送して格納するようにしている
。

［従来の技術］ 第４図は従来の連続データ転送方式の一例を示したシ１
明図である。

第４図において、制御回路としてのプロセッサ１６ａを
備えた装置内には、外部記憶装置１２に１バイト幅のデ
ータパスコ０を介して接続された複数個の内部レジスタ
１４８〜１４ｎが設けられ、内部レジスタ１４ａ〜１４
ｎを選択するためのポインタ回路２０ａと外部記憶装置
１２のアドレスをアドレスバス２８を介して指定するア
ドレスレジスタ１８が設けられている。外部記憶装置１
２から内部レジスタ１４．　ａ〜１４ｎに対するデータ
転送は、プロセッサ１６ａによりポインタ回路２０ａを
イニシャルセットして最初の内部レジスタ１４ａを選択
すると共に、アドレスレジスタ１８に初期アドレスを出
込むことで開始され、データパスコ０により１バイ１へ
分のデータが転送される毎にプロセッサ１６ａてポイン
タ回路２０ａ及びアドレスレジスタ１８をカウントアツ
プして；欠の内部レジスタの選択とリードアドレスの指
定を行ない、順次、転送データを内部レジスタ１４ａ〜
１４ｎに格納する。

更に、転送データのパリティエラーを検出するパリティ
エラー検出回路２２ａが設けられており、もしパリティ
エラー検出回路２２ａによりパリティエラーが検出され
た場合には、プロセッサ１６ａが転送動作を一端停止し
、ポインタ回路２０ａ及びアドレスレジスタ１８を初期
値に再設定した後、データ転送のオペレーションを再度
実行する。

［発明が解決しようとする問題点］ しかしながら、このような従来の連続データ転送方式に
あっては、パリティエラーが発生した場合に、ポインタ
をイニシャルセットすると同時にアドレスレジスタに再
度初期アドレスを出込む必要があり、ファームウェアに
対する負担の増加と時間的損失を生ずるという問題があ
った。

また従来方式にあっては、最初からデータ転送をリトラ
イするため、エラーを起こしていないデータも重複して
再度転送するようになり、効率の良いデータ転送ができ
ないという問題があった。

本発明は、このような従来の問題点に鑑みてなされたも
ので、パリティエラーが発生しても時間損失を最小限に
抑えて効率の良いデータ転送ができる連続データ転送方
式を提供することを目的とする。

［問題点を解決するための手段］ 第１図は本発明の原理説明図である。

第１図において、データパスコ０を介して外部記憶装置
１２に接続されたデータバス幅の整数倍の容量をもつ複
数の内部レジスタ１４ａ〜１４ｎを僅え、制御部１６に
より外部記憶装置１２のアドレスを指定するアドレスレ
ジスタ１Ｂ及び内部レジスタ１４ａ〜１４ｎを選択する
ポインタ２０のそれぞれをデータ転送毎にカウントアツ
プして連続的にデータ転送を行ない、更に転送データの
パリティエラーを検出するパリティエラー検出部２２が
設けられる。

本発明にあっては、制御部１６がアドレスレジスタ１８
に初期アドレスを設定覆ると共にボインタ２０をイニシ
ャルセットして連続デ〜り転送を開始した後にパリティ
エラーが検出された時には、アドレスレジスタ１８及び
ポインタ２０のカウントアツプを禁止し、次のデータ転
送をエラー発生ポイントから再開する。

エラー発生ポイントからのデータ転送の再開は、パリテ
ィエラー検出出力に基づいてリセット生成部２４で生成
されたリセット信号を制御部１６に与えることで行なう
。

更に、エラーリセット生成回路２４の出力に基づくデー
タ転送再開のりトライ回数はリトライカウンタ２６で計
数されており、リトライカウンタ２６の計数値が設定値
に達すると制御部１６にリトライ中止等が通知される。

［作用］ 連続的なデータ転送中にパリティエラーが発生しても、
エラー発生ポイントから新たなデータ転送が再開される
ため、それまでに正常に転送できたデータを重複して転
送する必要がないため時間的な損失が最小限で済み、ま
たアドレスレジスタ及びポインタの力Ｃクンドアツブを
禁止するだけで良いことからファームウェアの９担も少
なく、効率の良いデータ転送ができる。

更に、リトライカウンタの計数値が所定値に達すると、
データ転送の再開が中止されるため、ハードエラー等の
致命的エラーについて適切な対応策を取ることができる
。

［実施例コ 第２図は本発明の一実施例を示した実施例＋１４成図で
ある。

第２図において、１６ａは制御部としてのプロセッサで
あり、プロセッサ１６ａを価えた装置にはデータバス１
０及びアドレスバス２８を介して外部記憶装置１２が接
続されている。外部記憶装置１２からのデータパスコ０
は複数の内部レジスタ１４８〜１．４　ｎに並列接続さ
れ、内部レジスタ１４ａ〜１４ｎのそれぞれはデータパ
スコ０のデータバス幅、即ち１バイト幅の記憶容量を有
覆る。

また、プロセッサ１６ａにはアドレスレジスタ１８及び
ポインタ回路２０ａが接続され、プロセッサ１６ａは外
部記憶装置１２のリードアクセス時にその初期アドレス
をアドレスレジスタ１８に」込み、またポインタ回路２
０ａは最初の内部レジスタ１４ａの選択状態に初期設定
される。更に、外部記憶装置１２かうのデータバス１０
による転送データのパリティエラーを検出するためパリ
ティエラー検出回路２２ａが設けられている。

このような構成に加えて本発明にあってはｆ、パリティ
エラー検出回路２２ａのエラー検出出力をカウントアツ
プ禁止信号としてアドレスレジスタ１Ｂ及びポインタ回
路２０ａに与えている。

即ち、アドレスレジスタ１８及びポインタ回路２０ａは
パリティエラーが検出されないときには、内部レジスタ
１４ａ〜１４ｎのいずれか１つに対するデータ転送毎に
カウントアツプされて次のアドレス及び内部レジスタを
選択するようになるが、パリティエラー検出回路２２ａ
でパリティエラーが検出されたときには、カウントアツ
プ禁止信号を受けることでアドレスレジスタ１８及びポ
インタ回路２０ａのカウントアツプが禁止され、パリテ
ィエラーを発生したポイントがそのまま維持されるよう
になる。

更に、本発明にあっては、パリティエラー検出回路２２
ａのエラー検出出力を入力してエラーポイントからのデ
ータ転送再開を行なわせるリセット信号を生成するエラ
ーリセット生成回路２４ａが設けられ、エラーリセット
・生成回路２４ａのリセット出力はリトライカウンタ２
６を経由してプロセッサ１６ａに与えられ、そのエラー
リセット生成回路２４．８からのリセット出力を受けた
プロセッサ１６ａがエラー発生ポイントからのデータ転
送再開、即らりトライのオペレーションを行なうように
なる。

す１へライカウンタ２６はエラーリセット生成回路２４
ａのリセット出力を計数しており、予め定めた８″１数
値に達するとオーバーフロー出力を生じてプロセッサ１
６ａに対しリトライ中止等の通知を行ない、同じデータ
転送でのパリティエラーの再発によるリトライのループ
化を防止できるようにしている。

次に、第３図の動作タイムチャートを参照して第２図の
実施例の動作を説明する。

まず、プロセッサ１６ａが外部記憶装置１２に対し例え
ばリードオペレーションを実行する場、合、まず初期設
定でアドレスレジスタ１８に外部記憶装置１２の初期ア
ドレスを、リトライカウンタ２６にリトライ回数を設定
する。

このようなイニシセルセットが済んだ後、プロセッサ１
６ａに対しリードオペレーションを起動させると、プロ
セッサ１６ａは制御線（図示せず）を通じて外部記憶装
置１２にメモリセレクト及びメモリリートを発行し、同
時にアドレスバス２８を使用して最初のアドレスデータ
「Ｘ“２０゛」を与えていることから、対応するアドレ
スから読出されたデータ１がデータパスコ０を介してポ
インタ回路２０ａにより選択状態にある内部レジスタ１
４ａに転送されて格納される。

この最初のデータ転送が終了すると、プロセッサ１６ａ
はアドレスレジスタ１８及びポインタ回路２０ａのそれ
ぞれにカウントアツプ信号を出力し、そのためアドレス
レジスタ１８のアドレス値はｒＸ　’２０’　Ｊから「
Ｘ“２１′」となり、またポインタ回路２０ａのポイン
タ値は内部レジスタ１４ａのポインタ値から内部レジス
タ１４ｂのポインタ値に切換わる。

このようにアドレスレジスタ１８及びポインタ回路２０
ａのカウントアツプが終了すると、プロセッサ１６は再
び外部記憶装置１２にメモリセレクトとメモリリードを
行ない、２番目のリードデータがデータパスコ０を介し
て選択状態にある内部レジスタ１４ｂに転送格納される
。

しかしながら、この内部レジスタ１４ｂにＱ＝Ｊするデ
ータ転送でパリティエラー検出回路２２ａかパリティエ
ラーを検出したとすると、パリデイエラー検出回路２２
ａよりパリティエラー検出出力としてのカウントアツプ
禁止信号かアドレスレジスタ１８及びポインタ回路２０
ａに出力され、アドレスレジスタ１８のアドレス（直は
「Ｘ“２１′」に保持され、またポインタ回路２０ａの
ポインタ値のレジスタ１４ｂの選択状態に保持される。

同時にパリティエラー検出回路２２ａのエラー検出出力
はエラーリセット生成回路２４ａにも与えられ、エラー
リセット生成回路２４はパリティエラー信号の立上がり
から所定時間後にエラーリセット信号をり１〜ライカウ
ンタ２６を経由してプロセッサ１６ａに出力し、このエ
ラーリセット信号を受けたプロセッサ１６ａが外部記憶
装置１２にメモリリート］・及びメモリリードを発行す
る。このときアドレスレジスタ１８及びポインタ回路２
０ａはパリティエラーを発生したアドレス値［Ｘ’２１
’Ｊ及び内部レジスタ１４ｂのポインタ値に保持されて
いるため、同じアドレスｒＸ’２１’」から読出された
データ２の内部レジスタ１４−　ｂに対するデータ転送
が行なわれる。このりトライオペレーションでパリティ
エラーが検出されなければプロセッサ゛１６ａはアドレ
スレジスタ１８及びポインタ回路２０ａにカウントアツ
プ信号を出力して次のアドレス値「Ｘ“２２′」及び内
部レジスタ１４Ｃを〕パ択り−るポインタ値を設定する
ようになる。

以下、最終データの転送が終了するまで同様な処理が繰
返される。

一方、パリティエラー検出回路２２ａによるパリティエ
ラーの検出でエラー発生ポイントから再度データ転送を
再開しても再びパリティエラーが検出され、パリティエ
ラーの検出に基づくりトライオペレーションが繰返され
るような致命的なエラーを生じていた場合には、エラー
リセット生成回路２４のリセット出力に基づくり１〜プ
ライ数かリトライカウンタ２６で’　ｒｉ’を数ａれ、
リトライカウンタ２６の計数値が設定値に達するとプロ
セッサ１６ａに対しオーバーフロー信号が発せられる。

このリトライカウンタ２６からのオーバーフロー信号を
受けたプロセッサ−１６８は同じデータ転送をリトライ
カウンタ２６の設定（向弁だけ繰返しても正常なデータ
転送ができないことから、ハードエラー等の致命的なエ
ラーか生じたものと判断し、リトライオペレーションを
中止してその旨をオぺレータ等に通知するようになる。

このため恒久的にパリティエラーを発生するようなデー
タ転送の異常が生ずることでリトライオペレーションが
ループ化されて他の処理ができなくなってしまうことを
未然に防ぐことができる。

尚、上記の実施例は外部記憶装置１２に対するリードオ
ペレーションを例にとるものであったが、槽数の内部レ
ジスタ１４８〜１４ｒｌに格納したデータを外部記憶装
置１２に占込むライトオペレーションのための連続デー
タ転送についても、パリティエラーを検出したときには
エラー発生ポイントから外部記憶装置１２に対するデー
タ転送を再開するようになる。

［発明の効果］ 以上説明してきたように本発明によれば、パリティエラ
ーを検出したときにはエラー発生ポイントからデータ転
送を再開するため、それまでに正常に転送されたデータ
を重複して転送する必要がなくなり、パリティエラー発
生時の時間的な損失を最小限に抑えることができる。

また、パリティエラーが発生したときのエラー発生ポイ
ントからのデータ転送の再開はパリティエラー検出出力
に基づいてアドレスレジスタ及びポインタのカウントア
ツプを禁止するだけで済むことから制御部の負担を小さ
くできる。

更に、致命的なエラー発生については所定回数のりトラ
イを検出して制御部に通知することから、リトライのル
ープ化ににり他の処理ができなくなってしまうことを未
然に防止できる。

【図面の簡単な説明】

第１図は本発明の原理説明図： 第２図は本発明の実施例構成図： 第３図は本発明の動作タイムチャート：第４図は従来方
式の説明図である。 図中、 １０：データパス １２：外部記憶装置 １４ａ〜１４ｎ：内部レジスタ １６二制御部 １６ａ：プロセッサ １８ニアドレスレジスタ ２０：ポインタ ２０ａ　：ポインタ回路 ２２：パリティエラー検出部 ２２ａ：パリティエラー検出回路 ２４：エラーリセット生成部 ２４ａ：エラーリセット生成回路 ２６：リトライカウンタ ２８：アドレスバス

Claims (3)

【特許請求の範囲】
1. （１）データバス（１０）を介して外部記憶装置（１２
   ）に接続されたデータバス幅の整数倍の容量をもつ複数
   の内部レジスタ（１４ａ〜１４ｎ）を備え、制御部（１
   ６）により前記外部記憶装置（１２）のアドレスを指定
   するアドレスレジスタ（１８）及び前記内部レジスタ（
   １４ａ〜１４ｎ）を選択するポインタ（２０）のそれぞ
   れをデータ転送毎にカウントアップして連続的にデータ
   転送を行ない、更に前記転送データのパリテイエラーを
   検出するパリテイエラー検出部（２２）を備えたシステ
   ムであつて、前記パリテイエラー検出部（２２）でパリ
   テイエラーが検出された時に、前記アドレスレジスタ（
   １８）及びポインタ（２０）のカウントアップを禁止し
   、次のデータ転送をエラー発生ポイントから再開するよ
   うにしたことを特徴とする連続データ転送方式。
2. （２）前記エラー発生ポイントからのデータ転送再開は
   、前記パリテイエラー検出部（２２）のエラー検出出力
   からリセット信号を生成するエラーリセット生成部（２
   ４）を設け、該エラーリセット生成部（２４）のリセッ
   ト出力に基づいて前記制御部（１６）がエラー発生ポイ
   ントからのデータ転送を再開することを特徴とする特許
   請求の範囲第１項記載の連続データ転送方式。
3. （３）前記エラーリセット生成部（２４）のリセット出
   力を計数するリトライカウンタ（２６）を設け、該リト
   ライカウンタ（２６）の計数値が所定値に達したときに
   前記制御部（１６）にリトライ中止等を通知するように
   したことを特徴とする特許請求の範囲第１項記載の連続
   データ転送方式。