JPH0782475B2 - メモリインタロック制御回路 - Google Patents
メモリインタロック制御回路Info
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- JPH0782475B2 JPH0782475B2 JP63276218A JP27621888A JPH0782475B2 JP H0782475 B2 JPH0782475 B2 JP H0782475B2 JP 63276218 A JP63276218 A JP 63276218A JP 27621888 A JP27621888 A JP 27621888A JP H0782475 B2 JPH0782475 B2 JP H0782475B2
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Description
【発明の詳細な説明】 ［概 要］ 複数のプロセッサからの主記憶装置へのアクセスを制御
する場合のメモリインタロック機構に関し、 インタロックアドレスレジスタの内容についてエラーが
検出されたときにおいても、メモリの内容を保証してシ
ステムの運転を継続せしめ得る手段の実現を目的とし、 インタロックアドレスレジスタの内容を複数に分割し
て、分割した各部分値ごとにエラーチェックを行なう回
路と、上記分割した各部分値ごとにアクセス要求のあっ
たアドレス値の対応する部分の値と比較する比較回路
と、インタロックアドレスレジスタの値のいずれかの部
分値においてエラーが検出されたとき、該当する比較回
路の出力を強制的に両比較入力値が一致した場合と同一
の状態にする回路とを設けることにより構成する。
する場合のメモリインタロック機構に関し、 インタロックアドレスレジスタの内容についてエラーが
検出されたときにおいても、メモリの内容を保証してシ
ステムの運転を継続せしめ得る手段の実現を目的とし、 インタロックアドレスレジスタの内容を複数に分割し
て、分割した各部分値ごとにエラーチェックを行なう回
路と、上記分割した各部分値ごとにアクセス要求のあっ
たアドレス値の対応する部分の値と比較する比較回路
と、インタロックアドレスレジスタの値のいずれかの部
分値においてエラーが検出されたとき、該当する比較回
路の出力を強制的に両比較入力値が一致した場合と同一
の状態にする回路とを設けることにより構成する。
［産業上の利用分野］ 本発明は複数のプロセッサからの主記憶装置へのアクセ
スを制御する主記憶制御装置におけるメモリインタロッ
ク制御回路に関し、特に、メモリインタロックアドレス
レジスタにおいて、アドレス値にエラーが検出された場
合においても、メモリの内容を保証して、システムを停
止せしめることなく運転を継続することが可能なメモリ
インタロック制御回路に係る。
スを制御する主記憶制御装置におけるメモリインタロッ
ク制御回路に関し、特に、メモリインタロックアドレス
レジスタにおいて、アドレス値にエラーが検出された場
合においても、メモリの内容を保証して、システムを停
止せしめることなく運転を継続することが可能なメモリ
インタロック制御回路に係る。
［従来の技術］ 第２図はメモリインタロック制御について説明する図で
あって、51−１〜51−ｎはそれぞれプロセッサ、52は主
記憶制御装置、53は主記憶装置、54はメモリインタロッ
ク機構を表わしている。
あって、51−１〜51−ｎはそれぞれプロセッサ、52は主
記憶制御装置、53は主記憶装置、54はメモリインタロッ
ク機構を表わしている。
同図において、複数のプロセッサ51−１〜51−ｎは、い
ずれも主記憶制御装置53を介して主記憶制御装置53にア
クセスすることが可能である。
ずれも主記憶制御装置53を介して主記憶制御装置53にア
クセスすることが可能である。
しかし、あるプロセッサ（例えば51−１）が、主記憶装
置53のあるアドレスにアクセスしているとき、非同期的
に動作する他のプロセッサが同一アドレスにアクセスし
てその内容を更新したりすると、プロセッサ51−１の処
理内容は全く保証されないものとなってしまう。
置53のあるアドレスにアクセスしているとき、非同期的
に動作する他のプロセッサが同一アドレスにアクセスし
てその内容を更新したりすると、プロセッサ51−１の処
理内容は全く保証されないものとなってしまう。
このような事態を防止するため主記憶制御装置53にはメ
モリインタロック機構54を設けている。
モリインタロック機構54を設けている。
該メモリインタロック機構54は或るプロセッサが主記憶
装置53の或る領域にアクセスしているとき、他のプロセ
ッサが同一領域にアクセスすることを抑止するもので、
現在アクセス中のアドレスと新たなアクセス要求のアド
レスとを比較してそれらが一致したとき後から発生した
アクセス要求を抑止する回路で構成される。
装置53の或る領域にアクセスしているとき、他のプロセ
ッサが同一領域にアクセスすることを抑止するもので、
現在アクセス中のアドレスと新たなアクセス要求のアド
レスとを比較してそれらが一致したとき後から発生した
アクセス要求を抑止する回路で構成される。
第３図はこのようなメモリインタロック機構を実現する
メモリインタロック制御回路の例を示す図であって、55
はアドレスレジスタ、56−１〜56−４はそれぞれインタ
ロックアドレスレジスタ、57−１〜57−４は比較回路、
58はOR回路を表わしている。
メモリインタロック制御回路の例を示す図であって、55
はアドレスレジスタ、56−１〜56−４はそれぞれインタ
ロックアドレスレジスタ、57−１〜57−４は比較回路、
58はOR回路を表わしている。
本回路はインタロックアドレスレジスタが複数個設けら
れている例を示している。そして、これらのインタロッ
クアドレスレジスタ56−１〜56−４はアクセス源である
複数のプロセッサのいずれからのアクセスに際しても任
意に使用される。
れている例を示している。そして、これらのインタロッ
クアドレスレジスタ56−１〜56−４はアクセス源である
複数のプロセッサのいずれからのアクセスに際しても任
意に使用される。
同図において、プロセッサからの主記憶装置に対するア
クセス要求に際してはアクセスすべき主記憶装置上のア
ドレスがアドレスレジスタ55に格納される。
クセス要求に際してはアクセスすべき主記憶装置上のア
ドレスがアドレスレジスタ55に格納される。
そして、アドレスレジスタ55の内容と、インタロックア
ドレスレジスタの内容とが比較回路57−１〜57−４によ
って比較される。
ドレスレジスタの内容とが比較回路57−１〜57−４によ
って比較される。
該比較回路は、入力であるアドレスレジスタの値とイン
タロックアドレスレジスタの値とが一致すると“1"を出
力する。
タロックアドレスレジスタの値とが一致すると“1"を出
力する。
従って、アドレスレジスタ55に格納されたアドレス値と
インタロックアドレスレジスタ56−１〜56−４に保持さ
れているアドレス値の内のいずれかが一致したとき該当
する比較回路から“1"が出力され、該信号“1"がOR回路
58を通って主記憶アクセス抑止信号として出力される。
インタロックアドレスレジスタ56−１〜56−４に保持さ
れているアドレス値の内のいずれかが一致したとき該当
する比較回路から“1"が出力され、該信号“1"がOR回路
58を通って主記憶アクセス抑止信号として出力される。
一方、アドレスレジスタ55に格納されたアドレス値と、
インタロックアドレスレジスタに保持されている値との
間で一致するものが無い場合は、主記憶アクセス抑止信
号は出力されず、主記憶装置上の該当するアドレス域へ
のアクセスが許される。このとき、アドレスレジスタに
格納されている値が空いているインタロックアドレスレ
ジスタに書き込まれる。
インタロックアドレスレジスタに保持されている値との
間で一致するものが無い場合は、主記憶アクセス抑止信
号は出力されず、主記憶装置上の該当するアドレス域へ
のアクセスが許される。このとき、アドレスレジスタに
格納されている値が空いているインタロックアドレスレ
ジスタに書き込まれる。
［発明が解決しようとする課題］ 上述したような従来のメモリインタロック制御回路にお
いて、インタロックアドレスレジスタでエラーが検出さ
れた場合には、該インタロックアドレスレジスタに保持
されているアドレス値が信用できないので、該当する領
域が確実に保護されていたか否かが不明である所から、
該当領域にロックをかけていたプロセッサの命令の結果
が保証されないので、命令や命令列のリトライを行なう
ことができず、命令およびその命令を発行したプログラ
ムを中断して、異常終了せざるを得なかった。
いて、インタロックアドレスレジスタでエラーが検出さ
れた場合には、該インタロックアドレスレジスタに保持
されているアドレス値が信用できないので、該当する領
域が確実に保護されていたか否かが不明である所から、
該当領域にロックをかけていたプロセッサの命令の結果
が保証されないので、命令や命令列のリトライを行なう
ことができず、命令およびその命令を発行したプログラ
ムを中断して、異常終了せざるを得なかった。
また、このような状態では該当領域にロックをかけてい
たプロセッサ以外のプロセッサによる更新も保証されな
い場合を生ずるので、通常はシステムダウンとしてい
た。
たプロセッサ以外のプロセッサによる更新も保証されな
い場合を生ずるので、通常はシステムダウンとしてい
た。
本発明はこのような従来の問題点に鑑み、インタロック
アドレスレジスタでエラーが発生した場合であっても、
該当する領域のインタロックを保証することが可能で、
従って、該当する領域にロックをかけていたプロセッサ
の実行中の命令を正常終了させることができ、システム
をダウンさせることなく運用を継続せしめることの可能
なインタロック制御回路を提供することを目的としてい
る。
アドレスレジスタでエラーが発生した場合であっても、
該当する領域のインタロックを保証することが可能で、
従って、該当する領域にロックをかけていたプロセッサ
の実行中の命令を正常終了させることができ、システム
をダウンさせることなく運用を継続せしめることの可能
なインタロック制御回路を提供することを目的としてい
る。
［課題を解決するための手段］ 本発明によれば、上述を目的は、前記特許請求の範囲に
記載した手段により達成される。すなわち、本発明は、
いずれかのプロセッサが主記憶装置のある領域を参照し
あるいは更新する間、同一領域にアクセスするような他
のプロセッサからの要求を抑止するためのメモリインタ
ロック制御回路において、アクセス要求のあったアドレ
ス値をＮ個に分割して、Ｎ個の部分値S1〜Snを生成する
手段と、インタロックするアドレス値を同様にＮ個に分
割して、Ｎ個の部分値T1〜Tnを生成する手段と、対応す
る部分値（S1 T1），・・・，（Sn Tn）を比較して、そ
の比較結果W1〜Wnを出力する手段と、比較結果W1〜Wnが
すべて一致を示した場合に、当該メモリ領域へのアクセ
ス要求を抑止する手段とを設けると共に、インタロック
するアドレス値に係るそれぞれの部分値T1〜Tnについて
エラーチェックを行う手段と、いずれかの部分値Tkにエ
ラーが検出された場合に、この部分値Tkに係る上記（Sk
Tk）の比較結果Wkを、強制的に一致を示すものに置き
換える手段とを設けるメモリインタロック制御回路であ
る。
記載した手段により達成される。すなわち、本発明は、
いずれかのプロセッサが主記憶装置のある領域を参照し
あるいは更新する間、同一領域にアクセスするような他
のプロセッサからの要求を抑止するためのメモリインタ
ロック制御回路において、アクセス要求のあったアドレ
ス値をＮ個に分割して、Ｎ個の部分値S1〜Snを生成する
手段と、インタロックするアドレス値を同様にＮ個に分
割して、Ｎ個の部分値T1〜Tnを生成する手段と、対応す
る部分値（S1 T1），・・・，（Sn Tn）を比較して、そ
の比較結果W1〜Wnを出力する手段と、比較結果W1〜Wnが
すべて一致を示した場合に、当該メモリ領域へのアクセ
ス要求を抑止する手段とを設けると共に、インタロック
するアドレス値に係るそれぞれの部分値T1〜Tnについて
エラーチェックを行う手段と、いずれかの部分値Tkにエ
ラーが検出された場合に、この部分値Tkに係る上記（Sk
Tk）の比較結果Wkを、強制的に一致を示すものに置き
換える手段とを設けるメモリインタロック制御回路であ
る。
［作 用］ 本発明においては、インタロックアドレスレジスタを複
数に分割して、分割された各部分値ごとにエラーチェッ
クを行ない、また、アクセス要求のあったアドレス値と
の比較も、上記部分値ごとに対応せしめて行なうごとく
構成している。
数に分割して、分割された各部分値ごとにエラーチェッ
クを行ない、また、アクセス要求のあったアドレス値と
の比較も、上記部分値ごとに対応せしめて行なうごとく
構成している。
そして、インタロックアドレスレジスタから読み出した
いずれかの部分値にエラーが検出された場合には、該部
分値はアクセス要求のあったアドレスの部分値との一
致、不一致に関係なく強制的に「一致」したものとして
信号を出力する。
いずれかの部分値にエラーが検出された場合には、該部
分値はアクセス要求のあったアドレスの部分値との一
致、不一致に関係なく強制的に「一致」したものとして
信号を出力する。
これによって、少なくともインタロックアドレスレジス
タに保持されていたアドレス領域は確実に保護されるの
で、該領域を使用していたプロセッサは処理を中断する
ことなく正常に終了させることができる。
タに保持されていたアドレス領域は確実に保護されるの
で、該領域を使用していたプロセッサは処理を中断する
ことなく正常に終了させることができる。
［実施例］ 第１図は本発明の一実施例のブロック図であって、１−
1,1−４は主記憶とのインタフェースレジスタ（以下MSR
とも言う）の一部を表わしている。すなわち、MSRは1/4
〜4/4の四つの部分に分割されている。（図においてはM
SR2/4,3/4は省略して描いてある） また、２−1,2−４はインタロックアドレスレジスタ
（以下LKRとも言う）の一部を表わしている。
1,1−４は主記憶とのインタフェースレジスタ（以下MSR
とも言う）の一部を表わしている。すなわち、MSRは1/4
〜4/4の四つの部分に分割されている。（図においてはM
SR2/4,3/4は省略して描いてある） また、２−1,2−４はインタロックアドレスレジスタ
（以下LKRとも言う）の一部を表わしている。
LKRは前記MSRと同様1/4〜4/4の四つの部分に分割されて
いる。（図においてはMSRの場合と同様LKR2/4,3/4は省
略して描いてある） 更に、３−１〜３−４は比較回路、４−１〜４−４はエ
ラー検出回路、５−１〜５−４はOR回路（図においては
いずれもMSRやLKRの場合と同様に中間のものを省略して
描いている）を表わしており、また６はAND回路を示し
ている。
いる。（図においてはMSRの場合と同様LKR2/4,3/4は省
略して描いてある） 更に、３−１〜３−４は比較回路、４−１〜４−４はエ
ラー検出回路、５−１〜５−４はOR回路（図においては
いずれもMSRやLKRの場合と同様に中間のものを省略して
描いている）を表わしており、また６はAND回路を示し
ている。
各プロセッサからの主記憶へのアクセス要求は優先権回
路によりプライオリティの高いものが選択された後、主
記憶装置とのインタフェースレジスタ（MSR）にセット
されて、主記憶装置へのアクセスが行なわれる。
路によりプライオリティの高いものが選択された後、主
記憶装置とのインタフェースレジスタ（MSR）にセット
されて、主記憶装置へのアクセスが行なわれる。
このとき、MSRの内容とLKRの内容とが比較され、それら
が一致した場合には該当する領域は使用中（ロックされ
ている）であることになるから主記憶アクセス抑止信号
によってアクセスが抑止される。
が一致した場合には該当する領域は使用中（ロックされ
ている）であることになるから主記憶アクセス抑止信号
によってアクセスが抑止される。
本実施例では、アドレス構成は４バイトで、これを１バ
イトずつの四つに分けて第１図の１−１〜１−４で示す
MSR1/4〜MSR4/4にそれぞれ格納する如く構成されてい
る。
イトずつの四つに分けて第１図の１−１〜１−４で示す
MSR1/4〜MSR4/4にそれぞれ格納する如く構成されてい
る。
LKR1/4〜LKR4/4に格納されるアドレスも同様であり、LK
R1/4〜LKR4/4のそれぞれの部分はMSR1/4〜MSR4/4の各部
分に対応するビット位置となる。
R1/4〜LKR4/4のそれぞれの部分はMSR1/4〜MSR4/4の各部
分に対応するビット位置となる。
LKR1/4〜LKR4/4のそれぞれには、パリティビットが付さ
れ、読み出しのとき、エラー検出回路４−１〜４−４に
よって、それぞれパリティチェックが行なわれる。
れ、読み出しのとき、エラー検出回路４−１〜４−４に
よって、それぞれパリティチェックが行なわれる。
MSRの内容とLKRの内容とは、１バイトごとに比較回路３
−１〜３−４のいずれかによって比較され一致すると比
較回路から“1"が出力される。
−１〜３−４のいずれかによって比較され一致すると比
較回路から“1"が出力される。
従ってMSR1/4〜MSR4/4の全内容とLKR1/4〜LKR4/4の全内
容とがそれぞれ一致したときには、AND回路６の出力で
ある比較結果信号は“1"となり、該信号が主記憶アクセ
ス抑止信号として用いられる。
容とがそれぞれ一致したときには、AND回路６の出力で
ある比較結果信号は“1"となり、該信号が主記憶アクセ
ス抑止信号として用いられる。
若し、エラー検出回路４−１〜４−４の内のいずれかに
よってエラーが検出されると該当するエラー検出回路の
出力が“1"となり、対応する比較回路の出力に関係な
く、該当するOR回路が“1"を出力して、これがAND回路
６の入力となる。
よってエラーが検出されると該当するエラー検出回路の
出力が“1"となり、対応する比較回路の出力に関係な
く、該当するOR回路が“1"を出力して、これがAND回路
６の入力となる。
従って、LKR1/4〜LKR4/4のいずれかで、エラーが発生し
たとき、他のLKRの内容が対応するMSRの内容と一致すれ
ばAND回路６の出力は“1"となり主記憶へのアクセスは
抑止される。
たとき、他のLKRの内容が対応するMSRの内容と一致すれ
ばAND回路６の出力は“1"となり主記憶へのアクセスは
抑止される。
この場合は、正常な場合に比べ、アクセスが禁止される
領域が広範囲になるが、実行中のプロセッサの処理は確
実に保護される。
領域が広範囲になるが、実行中のプロセッサの処理は確
実に保護される。
LKRの内容は、それが不要になったとき更新されるか
ら、雑音や再現性の少ない間欠障害に起因して発生した
エラーであれば、ロックされる領域の範囲が拡大するこ
とは、システムの処理能力にそれ程大きな影響を与える
ものではない。
ら、雑音や再現性の少ない間欠障害に起因して発生した
エラーであれば、ロックされる領域の範囲が拡大するこ
とは、システムの処理能力にそれ程大きな影響を与える
ものではない。
特に、先に第３図で示したようにLKRを複数組用意する
如く構成された系に本発明を適用する場合には、その影
響は更に小さくなる。
如く構成された系に本発明を適用する場合には、その影
響は更に小さくなる。
そして、このような構成ではLKRのエラーがハードウェ
ア障害による確定的なものであっても、該当するLKRを
閉塞する等の方法を探ることによって、システムの処理
能力に殆ど影響を与えることなく、システムの運転を継
続することもできる。
ア障害による確定的なものであっても、該当するLKRを
閉塞する等の方法を探ることによって、システムの処理
能力に殆ど影響を与えることなく、システムの運転を継
続することもできる。
［発明の効果］ 以上説明したように、本発明によれば、複数のプロセッ
サからの主記憶装置へのアクセスを制御し、いずれかの
プロセッサが主記憶装置の内容の参照あるいは更新を行
なう間、他のプロセッサによる同一アドレス領域の内容
の更新を抑止するためのメモリインタロック機構を具備
した主記憶制御装置において、インタロックアドレスレ
ジスタでエラーが発生した場合であっても、該当する領
域のインタロックを保証することが可能で、従って、該
当する領域にロックをかけていたプロセッサの実行中の
命令を正常に終了させることができ、システムをダウン
させるような措置を講じることなくその運用を継続せし
め得る利点がある。
サからの主記憶装置へのアクセスを制御し、いずれかの
プロセッサが主記憶装置の内容の参照あるいは更新を行
なう間、他のプロセッサによる同一アドレス領域の内容
の更新を抑止するためのメモリインタロック機構を具備
した主記憶制御装置において、インタロックアドレスレ
ジスタでエラーが発生した場合であっても、該当する領
域のインタロックを保証することが可能で、従って、該
当する領域にロックをかけていたプロセッサの実行中の
命令を正常に終了させることができ、システムをダウン
させるような措置を講じることなくその運用を継続せし
め得る利点がある。
第１図は本発明の一実施例のブロック図、第２図はメモ
リインタロックの制御について説明する図、第３図はメ
モリインタロック制御回路の例を示す図である。 １−1,1−４……インタフェースレジスタ、２−1,2−４
……インタロックアドレスレジスタ、３−1,3−４……
比較回路、４−1,4−４……エラー検出回路、５−1,5−
４……OR回路、６……AND回路
リインタロックの制御について説明する図、第３図はメ
モリインタロック制御回路の例を示す図である。 １−1,1−４……インタフェースレジスタ、２−1,2−４
……インタロックアドレスレジスタ、３−1,3−４……
比較回路、４−1,4−４……エラー検出回路、５−1,5−
４……OR回路、６……AND回路
Claims (1)
- 【請求項１】いずれかのプロセッサが主記憶装置のある
領域を参照しあるいは更新する間、同一領域にアクセス
するような他のプロセッサからの要求を抑止するための
メモリインタロック制御回路において、 アクセス要求のあったアドレス値をＮ個に分割して、Ｎ
個の部分値S1〜Snを生成する手段と、 インタロックするアドレス値を同様にＮ個に分割して、
Ｎ個の部分値T1〜Tnを生成する手段と、 対応する部分値（S1 T1），・・・，（Sn Tn）を比較し
て、その比較結果W1〜Wnを出力する手段と、 比較結果W1〜Wnがすべて一致を示した場合に、当該メモ
リ領域へのアクセス要求を抑止する手段とを設けると共
に、 インタロックするアドレス値に係るそれぞれの部分値T1
〜Tnについてエラーチェックを行う手段と、 いずれかの部分値Tkにエラーが検出された場合に、この
部分値Tkに係る上記（Sk Tk）の比較結果Wkを、強制的
に一致を示すものに置き換える手段とを設けることを特
徴とするメモリインタロック制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63276218A JPH0782475B2 (ja) | 1988-11-02 | 1988-11-02 | メモリインタロック制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63276218A JPH0782475B2 (ja) | 1988-11-02 | 1988-11-02 | メモリインタロック制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02123454A JPH02123454A (ja) | 1990-05-10 |
| JPH0782475B2 true JPH0782475B2 (ja) | 1995-09-06 |
Family
ID=17566332
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63276218A Expired - Fee Related JPH0782475B2 (ja) | 1988-11-02 | 1988-11-02 | メモリインタロック制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0782475B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5700630A (en) * | 1995-03-03 | 1997-12-23 | Fuji Photo Film Co., Ltd. | Silver halide photographic material and method for processing the same |
| US5666485A (en) * | 1995-06-07 | 1997-09-09 | Samsung Electronics Inc. | Software driver for a system bus |
| JP4163479B2 (ja) | 2002-09-26 | 2008-10-08 | トヨタ自動車株式会社 | 複数クラッチ式変速機の出力軸ロック装置 |
-
1988
- 1988-11-02 JP JP63276218A patent/JPH0782475B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02123454A (ja) | 1990-05-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |