JPH0782461B2 - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPH0782461B2 JPH0782461B2 JP62224117A JP22411787A JPH0782461B2 JP H0782461 B2 JPH0782461 B2 JP H0782461B2 JP 62224117 A JP62224117 A JP 62224117A JP 22411787 A JP22411787 A JP 22411787A JP H0782461 B2 JPH0782461 B2 JP H0782461B2
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- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、インターレース動作を実行する記憶装置の制
御に関し、特にエラー検出時の制御に関する。
御に関し、特にエラー検出時の制御に関する。
従来この種の装置においては、Ｎバイト単位にＭインタ
ーレースの読出し動作を実行し、１〜Ｍ番のいずれかの
Ｎバイトの読出データに致命的なエラーが検出される
と、システム制御装置にエラーリプライ信号が返送さ
れ、その結果システムがダウンするように構成されてい
た。
ーレースの読出し動作を実行し、１〜Ｍ番のいずれかの
Ｎバイトの読出データに致命的なエラーが検出される
と、システム制御装置にエラーリプライ信号が返送さ
れ、その結果システムがダウンするように構成されてい
た。
しかしながら、このような従来の装置、すなわち１〜Ｍ
番のどれかのＮバイトの読出データに致命的なエラーが
あるとエラーリプライ信号をシステム制御装置に返送す
る装置においては、Ｍインターレース動作でシステム制
御装置には不要なＮバイトの読出データに致命的なエラ
ーがあった場合をもシステムダウンになるという欠点が
あった。
番のどれかのＮバイトの読出データに致命的なエラーが
あるとエラーリプライ信号をシステム制御装置に返送す
る装置においては、Ｍインターレース動作でシステム制
御装置には不要なＮバイトの読出データに致命的なエラ
ーがあった場合をもシステムダウンになるという欠点が
あった。
本発明は、上記従来の装置の欠点に鑑み、システム制御
装置に必要のない読出データに致命的なエラーがあって
もシステムダウンにならない記憶装置を提供することを
目的とする。
装置に必要のない読出データに致命的なエラーがあって
もシステムダウンにならない記憶装置を提供することを
目的とする。
本発明では、読出命令を受けたとき所定のメモリからＮ
（Ｎは任意の整数）バイト単位のデータをＭ（Ｍは任意
の整数）個読み出すメモリ読出手段と、このメモリ読出
手段によって読み出されるＭ個のデータのうち読み出し
の必要な有効データを指定する有効データ指定手段と、
メモリ読出手段によって読み出されたＭ個のデータのそ
れぞれについてエラーの有無を検出するエラー検出手段
と、読み出されたＭ個のデータのうち有効データ指定手
段によって指定されたデータにエラーが検出されたとき
所定のエラー検出信号を出力するエラー検出信号出力手
段とを記憶装置に具備させている。
（Ｎは任意の整数）バイト単位のデータをＭ（Ｍは任意
の整数）個読み出すメモリ読出手段と、このメモリ読出
手段によって読み出されるＭ個のデータのうち読み出し
の必要な有効データを指定する有効データ指定手段と、
メモリ読出手段によって読み出されたＭ個のデータのそ
れぞれについてエラーの有無を検出するエラー検出手段
と、読み出されたＭ個のデータのうち有効データ指定手
段によって指定されたデータにエラーが検出されたとき
所定のエラー検出信号を出力するエラー検出信号出力手
段とを記憶装置に具備させている。
すなわち、読み出されたＭ個のデータのうち有効なデー
タについてエラーが検出されたときだけ、エラー検出信
号を出力するようにしている。これにより、不要なデー
タにエラーが検出されたときにシステムがダウンしてし
まうことを防止することができる。
タについてエラーが検出されたときだけ、エラー検出信
号を出力するようにしている。これにより、不要なデー
タにエラーが検出されたときにシステムがダウンしてし
まうことを防止することができる。
以下、図面を参照して本発明の記憶装置の一実施例につ
いて詳細に説明する。
いて詳細に説明する。
第１図は本発明の一実施例の概略構成図である。
主制御回路11は図示しないシステム制御回路からリクエ
スト信号12とコマンド信号13とを受け、図示しないアド
レスおよびRAS/CASタイミング信号14をメモリマトリッ
クス回路15に送出し、リプライ信号16をシステム制御回
路に返送する。これによりデータ読出し動作が開始され
る。シンドローム生成回路17とエラー制御回路18からな
るエラー検出回路19は、メモリマトリックス回路15に接
続されて、読出データ20を受け、シンドローム信号21を
発生し、読出データ20の致命的なエラーを検出する。こ
のエラー検出回路19のエラー制御回路18は、エラーリプ
ライ制御回路22に接続され、このエラーリプライ制御回
路22に含まれる、後述するレジスタ群に検出エラー信号
23を保持させる。このエラーリプライ制御回路22には更
に、有効ビット信号24が外部から供給され、後述する他
のレジスタ群にこれらの有効ビット信号24を保持させ
る。更にこのエラーリプライ制御回路22は、主制御回路
11からの装置内制御信号25に基づいて、後述するこの回
路の動作に基づいてエラーリプライ信号26を送出する。
スト信号12とコマンド信号13とを受け、図示しないアド
レスおよびRAS/CASタイミング信号14をメモリマトリッ
クス回路15に送出し、リプライ信号16をシステム制御回
路に返送する。これによりデータ読出し動作が開始され
る。シンドローム生成回路17とエラー制御回路18からな
るエラー検出回路19は、メモリマトリックス回路15に接
続されて、読出データ20を受け、シンドローム信号21を
発生し、読出データ20の致命的なエラーを検出する。こ
のエラー検出回路19のエラー制御回路18は、エラーリプ
ライ制御回路22に接続され、このエラーリプライ制御回
路22に含まれる、後述するレジスタ群に検出エラー信号
23を保持させる。このエラーリプライ制御回路22には更
に、有効ビット信号24が外部から供給され、後述する他
のレジスタ群にこれらの有効ビット信号24を保持させ
る。更にこのエラーリプライ制御回路22は、主制御回路
11からの装置内制御信号25に基づいて、後述するこの回
路の動作に基づいてエラーリプライ信号26を送出する。
一方、エラー検出回路19のシンドローム生成回路17は更
に、シンドローム信号２を１ビックエラー訂正回路27の
デコーダ28に送出し、これを受けたデコーダ28は１ビッ
トエラーがあるときは、ビット訂正信号29を訂正回路30
に送り、これに基づいて訂正回路30はメモリマトリック
ス回路15からの読出データ20を訂正し、この訂正信号31
はレジスタ32に一旦保持された後、図示しないシステム
制御装置に１ビット訂正読出データ33として送出され
る。
に、シンドローム信号２を１ビックエラー訂正回路27の
デコーダ28に送出し、これを受けたデコーダ28は１ビッ
トエラーがあるときは、ビット訂正信号29を訂正回路30
に送り、これに基づいて訂正回路30はメモリマトリック
ス回路15からの読出データ20を訂正し、この訂正信号31
はレジスタ32に一旦保持された後、図示しないシステム
制御装置に１ビット訂正読出データ33として送出され
る。
第２図は第１図のエラーリプライ制御回路22の内部構成
を示す概略ブロック図である。
を示す概略ブロック図である。
図において、レジスタ34〜37は論理回路38のアンド回路
39〜42に接続され、主制御回路11からの装置内制御信号
43〜46に基づいて、図示しないシステム制御装置からの
４バイト有効ビット信号24を保持し、アンド回路39〜42
に信号48〜51として送出する。ここで、装置内制御信号
43〜46は、図１においてこれらをまとめて表わした装置
内制御信号25に対応した信号である。これらのアンド回
路39〜42の他方の入力には、レジスタ52〜55が接続され
る。これらのレジスタ52〜55は第１図のエラー制御回路
18からのエラー信号23を受けて、それらを保持し、主制
御回路11からの装置内制御信号57〜60に基づいて保持し
たエラー信号23をそれぞれアンド回路39〜42の他方の入
力端子に信号61〜64として送出する。ここで、装置内制
御信号57〜60は、図１に示した装置内制御信号25に対応
した信号である。これらのアンド回路39〜42の出力は、
同じ論理回路38内のオア回路65に接続される。このオア
回路65にはアンド回路39〜42の出力が接続され、それら
からの出力信号を受けて次段のアンド回路66に信号67と
して送出する。このアンド回路66には主制御回路11から
出力されるゲート信号68が入力されている。また、この
ゲート信号68は、レジスタ52〜55のリセット信号として
入力されている。ゲート信号68がアクティブになったと
きオア回路65の出力がエラーリプライ信号26として図示
しないシステム制御装置に送出される。
39〜42に接続され、主制御回路11からの装置内制御信号
43〜46に基づいて、図示しないシステム制御装置からの
４バイト有効ビット信号24を保持し、アンド回路39〜42
に信号48〜51として送出する。ここで、装置内制御信号
43〜46は、図１においてこれらをまとめて表わした装置
内制御信号25に対応した信号である。これらのアンド回
路39〜42の他方の入力には、レジスタ52〜55が接続され
る。これらのレジスタ52〜55は第１図のエラー制御回路
18からのエラー信号23を受けて、それらを保持し、主制
御回路11からの装置内制御信号57〜60に基づいて保持し
たエラー信号23をそれぞれアンド回路39〜42の他方の入
力端子に信号61〜64として送出する。ここで、装置内制
御信号57〜60は、図１に示した装置内制御信号25に対応
した信号である。これらのアンド回路39〜42の出力は、
同じ論理回路38内のオア回路65に接続される。このオア
回路65にはアンド回路39〜42の出力が接続され、それら
からの出力信号を受けて次段のアンド回路66に信号67と
して送出する。このアンド回路66には主制御回路11から
出力されるゲート信号68が入力されている。また、この
ゲート信号68は、レジスタ52〜55のリセット信号として
入力されている。ゲート信号68がアクティブになったと
きオア回路65の出力がエラーリプライ信号26として図示
しないシステム制御装置に送出される。
次に、本実施例の動作について説明する。
第３図は上記のように構成した本実施例の動作タイミン
グ図である。ここでは、16バイト（４バイト×４インタ
ーレース）の読出し動作を例として説明する。
グ図である。ここでは、16バイト（４バイト×４インタ
ーレース）の読出し動作を例として説明する。
図示しないシステム制御装置からリクエスト信号12、コ
マンド信号13が転送されてくると、当該記憶装置は、こ
れらの信号を受けて、主制御回路11でコマンド信号13を
解読し、読出動作を開始する。この動作開始に伴って装
置内制御信号25を発生する。次にアドレス（図略）およ
びRAS/CASタイミング信号14に基づいてメモリマトリッ
クス回路15から指定された番地のデータであるチェック
ビットを含む読出しデータ20が読み出される。このチェ
ックビットを含む読出データ20がエラー検出回路19のシ
ンドローム生成回路17に入力されると、データチェック
のためのシンドローム信号21が生成される。このシンド
ローム信号21はエラー検出回路19のエラー制御回路18に
入力され、ここで読出データの致命的なエラーが検出さ
れる。読出データ20は４バイト単位で毎クロック４回次
々と読み出され、毎クロック読出データ20のチェックが
行われる。
マンド信号13が転送されてくると、当該記憶装置は、こ
れらの信号を受けて、主制御回路11でコマンド信号13を
解読し、読出動作を開始する。この動作開始に伴って装
置内制御信号25を発生する。次にアドレス（図略）およ
びRAS/CASタイミング信号14に基づいてメモリマトリッ
クス回路15から指定された番地のデータであるチェック
ビットを含む読出しデータ20が読み出される。このチェ
ックビットを含む読出データ20がエラー検出回路19のシ
ンドローム生成回路17に入力されると、データチェック
のためのシンドローム信号21が生成される。このシンド
ローム信号21はエラー検出回路19のエラー制御回路18に
入力され、ここで読出データの致命的なエラーが検出さ
れる。読出データ20は４バイト単位で毎クロック４回次
々と読み出され、毎クロック読出データ20のチェックが
行われる。
これらの読出データ20に１ビットエラーがある場合は、
１ビットエラー訂正回路27の訂正回路30で訂正され、レ
ジスタ32を介して１ビットエラー訂正読出データ33とし
て図示しないシステム制御装置に送出される。読出デー
タ20にエラーがない場合、あるいは致命的エラーがある
場合は、データは訂正されずに図示しないシステム制御
装置にそのまま送出される。
１ビットエラー訂正回路27の訂正回路30で訂正され、レ
ジスタ32を介して１ビットエラー訂正読出データ33とし
て図示しないシステム制御装置に送出される。読出デー
タ20にエラーがない場合、あるいは致命的エラーがある
場合は、データは訂正されずに図示しないシステム制御
装置にそのまま送出される。
一方、コマンド信号13と同じタイミングで、１番目に読
み出す４バイトのデータを必要とするか否かを表す４バ
イト有効ビット信号24がエラーリプライ制御回路22に図
示しないシステム制御装置から送られてくる。同様に２
〜４番目の４バイト読出データに対応する４バイト有効
ビット信号24が毎クロック逐次送られてくる。主制御回
路11から出力される装置内制御信号43〜45は、リクエス
ト信号12が出力された時点から１クロックごとに順次出
力され、これによってレジスタ34〜37には第１バイト目
〜第４バイト目に対応する４バイト有効ビット信号24が
それぞれ保持される。更に、すでに説明したエラー制御
回路18からのエラー信号23も、４バイト単位に毎クロッ
ク４回発生し、これらが出力されるタイミングに合わせ
ては主制御回路11から出力される装置内制御信号57〜60
によってレジスタ61〜64に順次保持される。次に、レジ
スタ34〜37の出力信号48〜51とレジスタ52〜55の出力信
号61〜64との論理積がアンド回路39〜42でとられ、更に
それぞれのアンド回路39〜42からの出力の論理和がオア
回路65でとられ、このオア回路65の出力67がアンド回路
66でレジスタ52〜55のリセット信号でもあるゲート信号
68によりゲートされ、これによってエラーリプライ信号
26が図示しないシステム制御装置に返送される。図３で
は、ゲート信号68の立ち下がり時点で、レジスタ52〜55
の出力信号61〜64がそれぞれリセットされている。
み出す４バイトのデータを必要とするか否かを表す４バ
イト有効ビット信号24がエラーリプライ制御回路22に図
示しないシステム制御装置から送られてくる。同様に２
〜４番目の４バイト読出データに対応する４バイト有効
ビット信号24が毎クロック逐次送られてくる。主制御回
路11から出力される装置内制御信号43〜45は、リクエス
ト信号12が出力された時点から１クロックごとに順次出
力され、これによってレジスタ34〜37には第１バイト目
〜第４バイト目に対応する４バイト有効ビット信号24が
それぞれ保持される。更に、すでに説明したエラー制御
回路18からのエラー信号23も、４バイト単位に毎クロッ
ク４回発生し、これらが出力されるタイミングに合わせ
ては主制御回路11から出力される装置内制御信号57〜60
によってレジスタ61〜64に順次保持される。次に、レジ
スタ34〜37の出力信号48〜51とレジスタ52〜55の出力信
号61〜64との論理積がアンド回路39〜42でとられ、更に
それぞれのアンド回路39〜42からの出力の論理和がオア
回路65でとられ、このオア回路65の出力67がアンド回路
66でレジスタ52〜55のリセット信号でもあるゲート信号
68によりゲートされ、これによってエラーリプライ信号
26が図示しないシステム制御装置に返送される。図３で
は、ゲート信号68の立ち下がり時点で、レジスタ52〜55
の出力信号61〜64がそれぞれリセットされている。
第３図のタイミング例では、４バイト有効ビット信号24
は、１番目と３番目の４バイトが有効で“1"とし、２番
目と４番目の４バイトが無効で“0"としてある。また、
同図の20、23におけるデータにエラーが検出されたとき
には、エラー信号23が“1"になるものとする。すると、
読出データ20が実線で示したように、２番目にエラーが
あった場合、２番目の４バイト有効ビット信号24は“0"
であるので（同図24B）、アンド回路40によってレジス
タ53に保持されたエラー信号62はマスクされ、エラーリ
プライ信号26は返送されない。
は、１番目と３番目の４バイトが有効で“1"とし、２番
目と４番目の４バイトが無効で“0"としてある。また、
同図の20、23におけるデータにエラーが検出されたとき
には、エラー信号23が“1"になるものとする。すると、
読出データ20が実線で示したように、２番目にエラーが
あった場合、２番目の４バイト有効ビット信号24は“0"
であるので（同図24B）、アンド回路40によってレジス
タ53に保持されたエラー信号62はマスクされ、エラーリ
プライ信号26は返送されない。
これに代わって、点線で示したように１番目の４バイト
データ（同図20A）にはエラーがあるので、レジスタ52
に保持された値は“1"である。そして、１番目の４バイ
トデータに対する４バイト有効ビット信号24（同図24
A）の値は“1"であるので、レジスタ52の出力信号61は
アンド回路39を通過し、エラーリプライ信号26が返送さ
れることになる。
データ（同図20A）にはエラーがあるので、レジスタ52
に保持された値は“1"である。そして、１番目の４バイ
トデータに対する４バイト有効ビット信号24（同図24
A）の値は“1"であるので、レジスタ52の出力信号61は
アンド回路39を通過し、エラーリプライ信号26が返送さ
れることになる。
以上説明したように、読み出したＭ個のデータのうち有
効データ指定手段によって指定されたデータにエラーが
検出されたときに、エラー検出信号を出力するようにし
たので、読み出しの不要なデータに発生したエラーによ
ってシステムがダウンしてしまうことがなく、装置の信
頼性を向上させることができる。
効データ指定手段によって指定されたデータにエラーが
検出されたときに、エラー検出信号を出力するようにし
たので、読み出しの不要なデータに発生したエラーによ
ってシステムがダウンしてしまうことがなく、装置の信
頼性を向上させることができる。
第１図は本発明による記憶装置の一実施例を示すブロッ
ク図、第２図は第１図のエラーリプライ制御回路の内部
構成を示すブロック図、第３図は第１図の実施例の動作
タイミング図である。 11……主制御回路、 15……メモリマトリックス、 19……エラー検出回路、 22……エラーリプライ制御回路、 27……１ビットエラー訂正回路、 34〜37……レジスタ、 38……論理回路、 52〜55……レジスタ。
ク図、第２図は第１図のエラーリプライ制御回路の内部
構成を示すブロック図、第３図は第１図の実施例の動作
タイミング図である。 11……主制御回路、 15……メモリマトリックス、 19……エラー検出回路、 22……エラーリプライ制御回路、 27……１ビットエラー訂正回路、 34〜37……レジスタ、 38……論理回路、 52〜55……レジスタ。
Claims (2)
- 【請求項１】読出命令を受けたとき所定のメモリからＮ
（Ｎは任意の整数）バイト単位のデータをＭ（Ｍは任意
の整数）個読み出すメモリ読出手段と、 このメモリ読出手段によって読み出されるＭ個のデータ
のうち読み出しの必要な有効データを指定する有効デー
タ指定手段と、 前記メモリ読出手段によって読み出されたＭ個のデータ
のそれぞれについてエラーの有無を検出するエラー検出
手段と、 読み出されたＭ個のデータのうち前記有効データ指定手
段によって指定されたデータにエラーが検出されたとき
所定のエラー検出信号を出力するエラー検出信号出力手
段 とを具備することを特徴とする記憶装置。 - 【請求項２】前記有効データ指定手段はＭ個のレジスタ
を備えＭ個のデータのそれぞれについて有効データとす
るか否かを表わした情報を保持し、前記エラー検出手段
はＭ個のレジスタを備え読み出されたＭ個のデータそれ
ぞれについてエラーの有無を検出した結果を対応するレ
ジスタに保持し、前記エラー検出信号出力手段は前記有
効データ指定手段の各レジスタの出力とこれに対応する
データについての前記エラー検出手段の各レジスタの出
力との論理積をそれぞれとるＭ個のアンド回路とこれら
アンド回路の出力の論理和をとるオア回路とを備え、オ
ア回路の出力をエラー検出信号として出力することを特
徴とする特許請求の範囲第１項記載の記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62224117A JPH0782461B2 (ja) | 1987-09-09 | 1987-09-09 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62224117A JPH0782461B2 (ja) | 1987-09-09 | 1987-09-09 | 記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6467655A JPS6467655A (en) | 1989-03-14 |
| JPH0782461B2 true JPH0782461B2 (ja) | 1995-09-06 |
Family
ID=16808804
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62224117A Expired - Fee Related JPH0782461B2 (ja) | 1987-09-09 | 1987-09-09 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0782461B2 (ja) |
-
1987
- 1987-09-09 JP JP62224117A patent/JPH0782461B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6467655A (en) | 1989-03-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |