JPH01162968A - 裁定回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要コ 複数の要求信号が同時に与えられた時に優先信号に基づ
いていずれか１つの要求信号に対応する応答信号を出力
する裁定回路（Ａ　ｒｂｉｔｒａｔｉｏｎ回路〉に関し
、 回路組を増加させずに要求信号を追加できることを目的
とし、 複数の優先信号及び要求信号をアドレスビットとして入
力すると共に、このアドレスビットで指定されるアドレ
スに優先信号及び要求信号に基づいて特定の応答信号を
出力するデータを格納したＲＯＭを設ける。

［産業上の利用分野］ 本発明は、複数の要求信号が同時に与えられた時に優先
信号に基づいていずれか１つの要求信号に対応する応答
信号を出力する裁定回路（Ａｒｂｉｔｒａｔｉｏｎ回路
）に関する。

複数の上位装置を１つのメモリユニットに共通接続した
システムにあっては、複数の上位装置から同時にメモリ
アクセスが行なわれたときに、いずれか一方の上位装置
によるメモリアクセスのみを有効にするため、メモリユ
ニット側に裁定回路（Ａｒｂｉｔｒａｔｉｏｎ回路）を
設けている。

［従来の技術］ 第４図は従来の裁定回路の使用例を示した説明図である
。

第４図において、２０は上位インタフェースを介して複
数の上位装置が共通接続されるメモリユニットであり、
ポート１４Ａ又はポート１４Ｂを介してメモリ１６を上
位インタフェースに接続している。

ポート１４Ａと１４Ｂにより同時にメモリアクセスの要
求信号ＲＥＱ−０及びＲＥＱ−１を受けた時には、裁定
回路１８によってポート１４を有効とする応答信号（Ａ
　ｃｋｎｏｗｌｅｇｅ信号）ＡＣＫ−０又はポート１６
を有効とする応答信号ＡＣＫ−１を出力し、いずれか一
方のポートを有効としてメモリ１６のアクセスを行なわ
せる。

第５図は第４図に示した従来の裁定回路１８の構成図で
ある。

第５図において、１２は優先順位変更回路であり、応答
信号ＡＣＫ−０又はＡＣＫ−１を出力する毎あるいは一
定のサイクル毎にＲＥＱ−（［光信号またはＲＥＱ−１
優先信号を切換出力し、応答信号ＡＣＫ−０とＡＣＫ−
１による応答の平均化を図っている。

要求信号ＲＥＱ−０はＡＮＤゲート２２に入力され、Ａ
ＮＤゲート２２はＮＡＮＤゲート２４により制御される
。ＮＡＮＤゲート２４には優先順位変更回路１２のＲＥ
Ｑ−１１先信号と要求信号ＲＥＱ−１が入力され、ＮＡ
ＮＤゲート２４の出力「１」でＡＮＤゲート２２を許容
状態とし、このとき要求信号ＲＥＱ−０が「１」となる
入力を受けるとＤ−ＦＦ２６のセットで応答信号ＡＣＫ
−０を「１」とする応答出力を生ずる。

一方、要求信号ＲＥＱ−１はＡＮＤゲート２８に入力さ
れ、ＡＮＤゲート２８はＮＡＮＤゲート３０により制御
される。ＮＡＮＤゲート３０には要求信号ＲＥＱ−０と
優先順位変更回路１２のＲＥＱ−０優先信号が入力され
、ＮＡＮＤゲート３０の出力「１」でＡＮＤゲート２８
を許容状態とし、この状態で要求信号ＲＥＱ−１が「１
」となる入力を受けるとＤ−ＦＦ３２がセットされて応
答信号ＡＣＫ−１が「１」となる応答出力を生ずる。

即ち、要求信号ＲＥＱ−０又はＲＥＱ−１が個別に入力
した時には、優先順位変更回路１２の出力のいかんに係
わらず対応する応答信号ＡＣＫ−Ｏ又は０Ｋ−１を出力
し、要求信号ＥＲＥＱ−０とＲＥＱ−１が同時に入力し
たときには、そのとき「１」となっている優先信号に依
存した応答信号ＡＣＫ−０又はＡＣＫ−１を生ずる。

［発明が解決しようとする問題点］ しかしながら、このような従来の裁定回路にあっては、
要求信号を何種類か追加した場合には、ＡＮＤゲート、
ＮＡＮＤゲート及びＤ−ＦＦ等でなる回路を増設しなけ
ればならず、回路量が増大して複雑化する問題があった
。

本発明は、このような従来の問題点に鑑みてなされたも
ので、回路量を増加させることなく要求信号を追加でき
るようにした裁定回路を提供することを目的とする。

［問題点を解決するための手段］ 第１図は本発明の原理説明図である。

第１図において、１２は優先順位変更回路であり、応答
信号ＡＣＫ−０，ＡＣＫ−１を平均化するため複数の要
求信号ＲＥＱ−０，ＲＥＱ−１の数に応じた優先信号を
出力する。

１０はＲＯＭであり、複数の優先信号及び要求信号ＲＥ
Ｑ−０，ＲＥＱ−１をアドレスビット（例えば４ビツト
）として入力すると共に、このアドレスピッ［・（４ビ
ツト）で指定されるアドレス「０１００Ｊ〜ｒｌｏ１１
Ｊに優先信号及び要求信号に基づいて特定の応答信＠Ａ
ＣＫ−０又はＡＣＫ−１を出力するデータ「ＯＯＪ　　
ｒｏｌＪ又は「１０」を格納している（第１図（Ｂ）参
照）。

［作用］ 例えば要求信号ＲＥＱ−０及びその優先信号が「１」の
ときには、アドレス「ｏ１ｏ月が指定されてＲＯＭ１０
からデータ「０１」が読出され、応答信号ＡＣＫ−１が
出力される。

またアドレスデータの第２及び３ビツト目が「１」とな
る要求信号ＲＥＱ−０とＲＥＱ−１が同時に入力された
ときには、ＲＥＷ−Ｏｆａ先信号が「１」であれば、ア
ドレス「０１１１Ｊが指定されてデータ「０１」か読出
され、応答信号ＡＣＫ−０を生じ、一方、ＲＥＱ−１優
先信号が「１」であればアドレスｒ１０１１Ｊが指定さ
れてデータ「１０」が読出され、応答信号ＡＣＫ−１を
生ずる。

要求信号を１つ追加するには、ＲＯＭアドレスビットを
新たな要求信＠ＥＲＱ　　２とその優先信号に応じて２
ビツト追加して例えば６ビツトとし、ＲＯＭ格納データ
は１ビツト追加して例えば３ビツトデータとすれば良く
、ＲＯＭの内容変えるだけで要求信号の追加に対応でき
る。

具体的には、ＲＯＭの最大アドレスビットに応じたデー
タを格納しておき、要求信号の数に応じたアドレスビッ
トのみを有効として他のアドレスビットはロジックｒＯ
Ｊに固定しておき、最大アドレスビット数の１／２まで
の要求信号の追加に対応できる。

［実施例］ 第２図は本発明の一実施例を示した構成図である。

第２図において、１０はＲＯＭであり、この実施例にあ
ってＲＯＭ１０は「Ｏ〜７」で示す８つのアドレスビッ
トを有し、各アドレスに４ごットデータを格納すること
ができ、格納データのビット出力「Ｏ〜３」に対応して
応答信号ＡＣＫ−０〜３を読出すことができるようにし
ている。

ＲＯＭ’ＩＯは第３図に示す内容を有する。

即ち、８ビツトで成るアドレスの上位４ビツト「Ｏ〜３
」は優先信号のビットで構成され、下位４ビツト「４〜
７」が要求信号ＲＥＱ−１〜Ｏのビットで構成され、こ
の優先信号ビットと要求信号ビットに基づき応答信号Ａ
ＣＫ−０〜３に対応したデータ４ビツトのいずれか１つ
のビット「１」として格納している。

再び、第２図を参照するに、この実施例にあっては２つ
の要求信号ＲＥＱ−０とＲＥＱ−１に対する裁定回路を
例にとることから、ＲＯＭ１０の第７ビツト目「６」に
要求信号ＲＥＱ−１を入力し、また第８ビツト目「７」
に要求信号ＲＥＱ−Ｏを入力している。また、優先順位
変更回路１２はクロックに応じて順次ＲＥＱ−０又はＲ
ＥＱ−１優先信号を発生しており、ＲＥＱ〜１優先信号
はＲＯＭ１０の第３ビツト目「２」に入力され、ＲＥＱ
−０優先信号は第４ビツト目「３」に入力される。それ
以外のアドレスビット、即ち第１゜第２．第５．第６ビ
ツト目は使用されていないことから、図示のようにロジ
ック「○」が固定的に設定されている。

一方、ＲＯＭ１０の４ごットデータ出力のうち、第３ビ
ツト目「２」が要求信号ＲＥＱ−１に対応した応答信号
ＡＣＫ−１となり、また第４ビツト目「３」は要求信号
ＲＥＱ−０に対応した応答信号ＡＣＫ−０となる。

このようなＲＯＭ１０に対する要求信号ＲＥＱ−１とＲ
ＥＱ−０及びこれらに対応する優先信号のアドレスビッ
トに対する入力接続により、ＲＯＭ１０は第３図の破線
で囲んだアドレス及びデータが裁定回路として使用され
ることになる。

次に、上記の実施例の動作を説明する。

今、優先順位変更回路１２から出力されるＲＥＱ−０優
先信号がｒｌ」、ＲＥＱ−１優先信号がｒＯＪの状態で
要求信号ＲＥＱ−０が「１」として入力されたとすると
、ＲＯＭ１０のアドレスデータは「０００１０００１　
Ｊとなり、第３図から明らかなように、データｌ”　０
００１　Ｊが読出され、出力データの第４ビツト目が「
１」となることから応答信号ＡＣＫ−０が出力される。

また、ＲＥＱ−０優先信号がｒｌＪ、ＲＥＱ−１優先信
号がｒＯＪとなる状態で要求信号ＲＥＱ−１がｒｌＪと
なる入力を受けたとすると、ＲＯＭｌ０のアドレスデー
タはｒ　０ＯＯ１００ＩＯＪとなり、この場合には第３
図から明らかなように、データ「００１０」が読出され
、出力データの第３ビツト目が「１」となることから応
答信号ＡＣＫ−１が出力される。

更に、ＲＥＱ−０優先信号がｒｌＪ、ＲＥＱ−１優先信
号が「０」の状態で共に「１」となる要求信号ＲＥＱ−
０及びＲＥＱ−１の入力を同時に受けたとすると、この
ときのＲＯＭ１０のアドレスデータは「０００１００１
１」となり、第３図から明らかなように、データ「０Ｏ
Ｏ１」が読出され、出力データの第４ビツト目が「１」
にあることから応答信号ＡＣＫ−０が出力される。即ち
、同時に要求信号ＲＥＱ−０及びＲＥＱ−１を受けたと
きには、ＲＥＱ−Ｏｆｌ先信号が「１」にあることから
、このＲＥＱ−０優先信号に基づき要求信号ＲＥＱ−０
に対応した応答信号ＡＣＫ−０を出力するようになる。

次に、優先順位変更回路１２から出力されるＲＥＱ−０
優先信号がｒＯＪでＲＥＱ−１優先信号が「１」となっ
た場合には、要求信＠ＲＥＱ　　Ｏ又はＲＥＱ−１が入
力したときにはそれぞれに対応した応答信号ＡＣＫ−０
又はＡＣＫ−１を出力する。一方、同時に要求信号ＲＥ
Ｑ−０及びＲＥＱ−１が入力したときには、ＲＥＱ−１
優先信号の「１」に基づき要求信号ＲＥＱ−１に対応し
た応答信号ＡＣＫ−１を出力するようになる。

次に、要求信号ＲＥＱ−２を１つ追加した場合を説明す
る。

このように新たに要求信号ＲＥＱ−２を追加した場合に
は、ＲＥＱ−２信号をＲＯＭｌ０の第６アドレスビツト
「５」のロジックｒＯＪを解除して新たな要求信号ＲＥ
Ｑ−２を入力接続し、また優先順位変更回路１２として
ＲＥＱ−○〜２侵先信号の３種類を切換えるようにし、
優先順位変更回路１２からのＲＥＱ−２優先信号をＲＯ
Ｍｌ０の第２ビツト目「１」に入力させれば良い。

このように新たに要求信号ＲＥＱ−２を追加した場合に
は、新たに追加した要求信号ＲＥＱ−２と同時に要求信
号ＲＥＱ−０及び又はＲＥＱ−１が入力しても、ＲＥＱ
−２ｆｆｉ先信号が「１」であれば要求信号ＲＥＱ−２
に対応した応答信号ＡＣＫ−２を出力することができる
。

このように本発明の裁定回路にあってはＲＯＭ１０のア
ドレスビットの半分の数まで要求信号を追加することが
でき、要求信号の追加に対し回路量を増加させることな
く、要求信号及びその優先信号に対応してアドレスビッ
トを１つずつ増加するという僅かな回路変更のみで簡単
に対応することができる。

尚、上記の実施例は８ビツトのアドレスデータを持つＲ
ＯＭを例にとるものであったが、本発明はこれに限定さ
れず、１６ビツト、３２ビツト等適宜のアドレスビット
をもつＲＯＭにつきそのまま適用することができる。

［発明の効果］ 以上説明してきたように本発明によれば、要求信号の追
加更には削除を僅かな回路変更により実現でき、要求信
号の数が増加した場合でも回路部品数を少なく演ますこ
とができる。

【図面の簡単な説明】

第１図は本発明の原理説明図； 第２図は本発明の実施例構成図； 第３図は本発明のＲＯＭ内容説明図： 第４図は従来の裁定回路の使用説明図：第５図は従来回
路の構成図である。 図中、 １０　：　ＲＯＭ １２：優先順位変更回路 １４Ａ、１４８：ボート １６：メモリ １８：裁定回路 ２０：メモリユニット

Claims (1)

1. 【特許請求の範囲】 複数の要求信号（ＲＥＱ−０，１）と該要求信号の数に
   応じた優先順位変更回路（１２）からの優先信号の入力
   を受け、各要求信号（ＲＥＱ−０，１）が個別に入力し
   た時には各要求信号に対応した応答信号（ＡＣＫ−０，
   １）を出力し、複数の要求信号（ＲＥＱ−０，１）が同
   時に入力した時には前記優先信号に基づくいずれか１つ
   の要求信号に対応した応答信号を出力する裁定回路に於
   いて、 前記複数の優先信号及び要求信号をアドレスビットとし
   て入力すると共に、該アドレスビットで指定されるアド
   レスに優先信号及び要求信号に基づいて特定の応答信号
   を出力するデータを格納したＲＯＭ（１０）を備えたこ
   とを特徴とする裁定回路。